1.北理工团队开发电化学阻抗谱定量诊断锂电池析锂形貌方法

2.上海交大刘传来副教授揭示全固态电池锂枝晶生长新机制并实现高性能固态电解质设计

3.模拟集成电路重点实验室报告CICC 2026论文9篇

1.北理工团队开发电化学阻抗谱定量诊断锂电池析锂形貌方法

近日，北京理工大学研究团队在电化学阻抗谱定量诊断锂电池析锂（锂沉积）形貌研究领域取得突破，相关研究成果发表在国际知名期刊《Journal of the American Chemical Society》上，研究题目为“Quantitative Diagnosis of Li Plating Morphology by Analyzing Response of Electrochemical Impedance Spectroscopy in Working Li Batteries”。本文的通讯作者为北京理工大学黄佳琦教授和闫崇教授，第一作者为北京理工大学前沿交叉科学院/材料学院硕士研究生余芷娴。

图1 利用电化学阻抗信号定量诊断锂沉积形貌的原理示意图

析锂（Li plating）被广泛认为是制约锂离子电池快充性能与安全性的核心瓶颈之一，此外，固态电池中的锂沉积形貌的影响同样对电池安全至关重要。不同沉积形貌在枝晶生长动力学、界面稳定性以及“死锂”形成等方面存在本质差异，这些差异直接决定了电池的衰减路径与安全阈值。然而，在电池实际运行过程中，如何实现对析锂形貌的实时识别与定量预测，始终是该领域尚未解决的关键科学问题。

针对上述挑战，该工作提出了一种基于电化学阻抗谱（EIS）响应特征的形貌诊断原理与方法。通过系统研究不同沉积条件下的阻抗演化行为，建立了阻抗拟合参数与沉积形貌之间的定量关联关系，并成功实现了不同析锂形貌的电化学特征区分及沉积过程的动态演化追踪。该方法突破了传统表征手段的局限，使EIS从“定性分析工具”提升为可用于形貌定量诊断的核心技术。

作者通过调控电流密度及沉积容量，在铜基底上构建了多种典型锂沉积形貌，包括致密沉积与枝晶结构。如图2所示，不同条件下获得的沉积形貌呈现出显著差异，为后续阻抗分析提供了标准样本。

图2 不同电解液中沉积形貌与阻抗响应的相关性

进一步利用弛豫时间分布（DRT）技术对EIS数据进行了深度解析。通过精确识别中频区的电荷转移过程，计算发现电荷转移阻抗Rct的演变遵循典型的幂律分布（y = axb）规律。对比分析表明，酯类电解液中的Rct下降最为剧烈，而含有LiNO₃的体系则表现出最为平缓的衰减趋势（图3）。

图3 三种不同电解液体系在锂沉积过程中的Rct分析

通过对沉积层厚度、双电层电容（Cdl）增量以及颗粒粒径分布的综合统计分析，研究团队确立了幂律分布方程中的指数|b|与真实形貌的对应关系（图4）。枝晶状沉积因其极高的长径比和疏松结构，导致电化学反应面积（ECSA）迅速膨胀，对应的LGF值最高（>2.0）；柱状沉积形貌较为致密，LGF处于中间水平（1.7-2.0）；而最理想的颗粒状或球状沉积由于比表面积增加最慢，且沉积层最为紧凑（图4c, f），其LGF值最低（<1.7）。至此，研究团队将拟合参数中具有动力学描述意义的指数项绝对值|b|定义为锂生长因子。

图4 1.0 mAh cm−2沉积容量下锂沉积的形貌分析

为了验证LGF模型的普适性，研究团队挑战了不同电流密度（0.02至2.0 mA cm−2）以及−10 °C的低温极端条件（图5）。在变电流测试中，LGF表现出了极强的预警能力。例如，在2.0 mA cm−2的高电流密度下，由于强极化作用，LGF值飙升至3.04，预示着严重的枝晶化倾向；而在极低电流下，沉积则趋向于低比表面积的块状生长，LGF降至1.67。更具实际意义的是，在−10 °C低温环境下，阻抗信号反馈出的LGF值2.22准确预判了低温易诱发枝晶的风险，随后经拆解SEM证实，低温下确实形成了比室温更为纤细、疏松的枝晶结构。

图5 纽扣电池中不同沉积条件下的实验验证

研究团队将这一诊断技术从实验室模型的Li||Cu半电池，进一步扩展到了石墨||锂半电池以及更接近实用的软包电池体系中（图6）。在石墨体系中，成功验证随着倍率从0.5C提高至2C，LGF逐渐增大，枝晶含量明显增加。在软包电池测试中，尽管由于内部压力重新分布导致初期阻抗出现短暂波动，但一旦进入稳定的沉积阶段，LGF便展现出极高的诊断能力。研究发现，仅需充入约0.3-0.4 mAh cm−2的极小容量，系统便能计算出稳定的LGF值。这意味着，无需耗时的长循环测试，也无需破坏电池，只需在充电初期进行简短的EIS扫描，就能提前感知内部锂沉积的微观形态。这一发现为新能源汽车快充过程中的枝晶监测提供了一种极具潜力的无损检测新方案。

图6. 不同电池构型中的实验验证

综上所述，该工作通过建立Rct衰减动力学与锂沉积形貌之间的定量关系，提出了一种原位、无损的锂沉积形貌诊断原理和方法。该方法无需拆解电池或中断运行，即可实时监测沉积形貌，为锂电池的安全性评估和快充协议优化提供了全新的技术工具。

2.上海交大刘传来副教授揭示全固态电池锂枝晶生长新机制并实现高性能固态电解质设计

北京时间2026年4月23日，上海交通大学材料学院轻合金精密成型国家工程研究中心丁文江院士团队董杰教授课题组刘传来副教授在国际顶尖学术期刊《自然》（Nature）在线发表题为 “Mechanically driven Li dendrite penetration in garnet solid electrolyte” 的研究论文。该研究针对全固态锂金属电池中枝晶生长导致电池短路失效的难题，首次从纳米到微米尺度揭示了锂枝晶在固态电解质中的应力驱动生长机制，提出通过微孔洞等结构缺陷定向调控枝晶生长路径，大幅提升了固态电池循环稳定性，对实现下一代高能量密度、高安全、长寿命全固态锂电池具有重要的指导意义。

面向新能源汽车、低空飞行器及智能机器人等新兴领域对动力系统提出的高能量密度与高安全性需求，全固态锂金属电池因其高比能和高安全特性，成为下一代动力储能系统的重要发展方向。然而，在电池循环过程中，锂枝晶能够刺穿高模量陶瓷固态电解质，从而引发电池短路失效并带来安全隐患，严重制约了其商业化应用。锂枝晶生长机制长期存在争议，受限于锂的低原子序数、高化学活性、电子束敏感性以及充放电过程的多场耦合特征，如何从纳米、微米到宏观尺度捕获多场耦合下锂枝晶还原析出和固态电解质开裂等复杂过程，并建立全固态锂电池多物理场耦合模型，成为该领域的关键科学挑战。

图 1 锂枝晶生长过程中固态电解质内裂纹形貌演化与统计特征

研究团队发展了可精确定位锂枝晶尖端位置的平面型电池装置，开发了基于原位工况光镜、冷冻扫描电镜、冷冻透射电镜及电子能量损失谱的辐照敏感材料先进表征技术，研究了纳米、微米和宏观尺度下固态电解质中锂枝晶的生长行为以及多场耦合下固态电池的失效机制。发现锂枝晶生长宏观上呈近似直线扩展行为，而在微观尺度上表现为穿晶和沿晶混合断裂模式，其中约20%为穿晶断裂，说明锂枝晶的生长并非源于晶界处锂的孤立还原析出和互连。此外，近75% 的沿晶裂纹偏转角超过40°，表明即使较大的裂纹偏转可显著降低枝晶尖端的最大拉应力，锂枝晶仍倾向于沿晶界连续生长。

图 2 锂枝晶尖端的三维形貌特征与元素分布

固态电解质中锂枝晶尖端的三维重构及冷冻电子能量损失谱分析表明，枝晶尖端纳米尺度裂纹及微米尺度主裂纹内部均被锂完全填充，而在枝晶前方电解质区域未发现锂富集或孤立析出现象。该结果表明，锂枝晶的生长并非源于固态电解质内电子泄漏诱导的锂析出，而是沿既有锂枝晶持续析出和生长。

图3 基于缺陷工程定向调控锂枝晶生长路径

在实验基础上，研究团队建立了锂枝晶析出和裂纹扩展相场模型，发现锂在受限裂纹中的析出会在枝晶内部产生高静水压力，该压力远高于von Mises应力，并进一步转化为固态电解质中的拉应力，从而驱动枝晶尖端裂纹扩展。此外，塑性变形主要局限于锂枝晶与固态电解质界面附近，而枝晶内部大部分区域保持弹性变形状态，表明锂枝晶生长主要受其内部高静水压力驱动，揭示了力学驱动的锂枝晶生长和裂纹扩展新机制。

基于应力驱动锂枝晶生长机制，研究团队通过引入几何缺陷实现了对枝晶生长路径的定向调控。实验表明，预设的压痕裂纹可诱导枝晶发生明显偏转，从而避免其沿原路径刺穿电解质。多物理场仿真结果表明，缺陷几何形貌对枝晶生长路径具有重要影响，其中横向非对称缺陷能够有效调控枝晶尖端局部应力分布并实现其路径偏转，从而避免电池短路失效。

该研究发展了锂金属全固态电池多尺度冷冻表征新技术，建立了锂枝晶生长和裂纹扩展相场理论模型，揭示了力学驱动的锂枝晶生长机制，并提出了基于几何结构缺陷的枝晶生长路径调控方法，为解决固态电池中枝晶刺穿引发的短路失效问题提供了全新策略，对高能量密度、高安全、长循环固态锂金属电池的研发具有重要实用价值。

该工作由上海交通大学、德国马克斯-普朗克可持续性材料研究所与法国国家科学研究中心合作完成。上海交通大学材料科学与工程学院刘传来副教授、马普所Yuwei Zhang博士、 Siyuan Zhang博士和Gerhard Dehm教授为论文共同通讯作者。该工作得到了国家自然科学基金、上海交通大学 AI for Engineering、小米青年学者等项目的资助。

3.模拟集成电路重点实验室报告CICC 2026论文9篇

2026年4月19日至23日，第37届IEEE CICC（全定制集成电路会议）在美国西雅图召开，模拟集成电路重点实验室在CICC 2026发表了9篇学术论文，所涉及研究内容包括高速和超高速模数转换器、高速数据接口、高精度射频锁相环、毫米波相位滤波移相器、隔离驱动电源芯片、俘能和功率管理芯片等。相关工作获得了西安电子科技大学杭州研究院和集成电路学院、模拟集成电路与系统教育部重点实验室、浙江模拟集成电路全省重点实验室、高性能集成电路设计重点学科研究中心等平台的支持。

CICC(Custom Integrated Circuits Conference)定制集成电路会议是由IEEE主办的国际顶级集成电路会议之一，在集成电路设计特别是定制模拟、数字、混合信号与射频电路设计领域具有广泛影响力。CICC通常汇聚全球领先高校、研究机构及产业界的顶尖专家学者，每年吸引大量来自世界各地的集成电路从业者参与，推动行业技术演进与前沿突破。

论文一

4-3: A Single-Channel 12GS/s 7b Time-Domain ADC Incorporating Self-Adaptive Time Amplifier Achieving >16.1GHz ERBW in 28nm CMOS

针对超大规模数据中心和云平台对高速高能效模数转换器的需求，为解决传统时间域ADC在高分辨率下转换速度受限等问题，实验室提出了一款单通道12GS/s 7位全异步逐次逼近型时间域ADC。提出的具有PVT鲁棒性的可编程时间放大器在流水线SAR-TDC进行级间放大，解决了传统死区及非理想效应导致的线性度和增益恶化等问题；通过异构分离粗细量化级步长实现方式，保持系统低失配的同时避免了复杂校准算法的硬件开销；提出了一种自适应增益前向校准技术，有效补偿了PVT引起的增益误差并消除了系统失调的影响。该工作在奈奎斯特输入频率下实现了44.9dB SFDR和34.9dB SNDR，有效分辨率带宽超过16.1GHz，具有较高的PVT鲁棒性，核心功耗仅为52.9mW。该工作结合了架构与算法的协同设计，实现了相近工艺节点下最快的单通道采样速率。

该工作以“A Single-Channel 12GS/s 7b Time-Domain ADC Incorporating Self-Adaptive Time Amplifier Achieving >16.1GHz ERBW in 28nm CMOS”为题，发表于2026年CICC的面向高速和人工智能应用的数据转换器技术（Data Converter Techniques for High-Speed and AI Applications）分会场。该论文第一作者为西安电子科技大学梁鸿志，通讯作者为西安电子科技大学朱樟明。

论文二

11-7: A 29–40 GHz 6-Bit Phase Filtering Active Phase Shifter with <1.8°/<0.38 dB RMS Phase/Gain Errors for 5G Millimeter-Wave Spatial-Filtering Receivers

面向5G/6G毫米波相控阵系统对高精度移相与抗干扰能力的迫切需求，实验室提出了一种毫米波新型6位相位滤波移相器，有效降低了传统接收机架构的带外干扰敏感度。该器件在工作频带内保持低均方根（RMS）相位误差，同时有意在带外引入高RMS相位误差；由此产生的波束方向分离效应，使带内与带外信号在波束扫描过程中指向不同空间角度，并显著衰减带外信号幅度，从而增强系统带外抑制能力；为克服VGA输入/输出阻抗随增益调节发生变化的难题，引入了一种基于混合模拟/数字增益控制方案的阻抗不变VGA，并采用增益补偿级间匹配技术有效扩展了I/Q带宽。该移相器采用65 nm CMOS工艺流片，在29–40 GHz频段内实现了-6.2 dB峰值增益、<1.8° RMS相位误差及<0.38 dB RMS增益误差，首次在移相器架构中实现了的相位滤波特性。

该工作以“A 29–40 GHz 6-Bit Phase Filtering Active Phase Shifter with <1.8°/<0.38 dB RMS Phase/Gain Errors for 5G Millimeter-Wave Spatial-Filtering Receivers”为题，发表于2026年CICC的无线收发机与射频/毫米波电路与系统（Wireless Transceivers and RF/mm-Wave Circuits and Systems）分会场。该论文第一作者为西安电子科技大学张涛，通讯作者为西安电子科技大学刘晓贤。

论文三

12-6: A 1.6-to-16 GHz Sub-1-LSB INLpp 7-bit Phase Interpolator Using Constant-Load Unit with Trimming-Free Digital Calibration in 28-nm CMOS

面向高速有线数据传输对宽频带范围、高线性时钟相位调节电路的迫切需求，实验室提出了一款 7-bit 相位插值器，其工作频率范围覆盖 1.6–16 GHz，峰峰值积分非线性优于 1 LSB。该设计提出了一种恒定负载单元，大幅降低了传统电流模相位插值器（CMPI）中的负载调制效应，同时采用了数字校准抑制传统CMPI中的固有系统非线性。得益于所提出的恒定负载单元，数字校准采用片上综合逻辑实现，测试中无需数字码修调，相比于传统基于查找表的逐点数字校准，该设计大幅降低了数字校准的工作量。基于 28-nm CMOS 工艺，该设计在 10x 相对带宽范围内实现了稳定且高精度的相位插值性能。在已报道的相关研究中，该工作实现了最宽的工作频率范围，并取得了最优的平均线性度。

该工作以 “A 1.6-to-16 GHz Sub-1-LSB INLpp 7-bit Phase Interpolator Using Constant-Load Unit with Trimming-Free Digital Calibration in 28-nm CMOS” 为题，发表于 2026 IEEE CICC 的有线通讯与光通讯（Wireline and Optical Communications）分会场。论文的第一作者为西安电子科技大学博士研究生苏宪霆，通讯作者为西安电子科技大学赵潇腾。

论文四

13-4: A Timing-Skew-Free 12-bit 4-GS/s Pipelined TI-SAR ADC with a T/H-Based TI MDAC and a Combined Bit-Weight and Offset Background Calibration

面向通信、高速仪器等领域的高速数据转换需求，针对高速高精度模数转换器的性能受限、校准复杂度高、能效低等问题，实验室提出了一款12位4GS/s高速高精度流水线TI-SAR混合型模数转换器。提出了一种基于无源采样保持电路的时域交织MDAC技术，在不引入采样偏斜误差的同时大幅增加了余量放大时间，从而突破了流水线TI-SAR混合架构的速度瓶颈；提出了一种结合位权重与失调校准的后台校准技术，通过数据复用降低了校准复杂度。在4GS/s的采样率下，奈奎斯特输入频率时，实现了77.9dB的SFDR和58.3dB的SNDR，实测功耗为79.8mW，能效优值FOMS为162.3dB。该工作是目前已知速度最快的12位流水线TI-SAR混合型模数转换器。

该工作以“A Timing-Skew-Free 12-bit 4-GS/s Pipelined TI-SAR ADC with a T/H-Based TI MDAC and a Combined Bit-Weight and Offset Background Calibration”为题，发表于2026年CICC的先进流水线和逐次逼近型模数转换器（Advanced Pipelined and SAR ADCs）分会场。该论文第一作者为西安电子科技大学博士研究生曹越，通讯作者为西安电子科技大学沈易。

论文五

28-2: A 200kHz Self-powered Isolated Gate Driver for SiC and IGBT with Synchronous Regulation of 62.6% Efficiency

针对高压功率器件对紧凑型高效隔离驱动方案的需求，解决传统方案中隔离电源与驱动电路分立、体积大、效率受限的问题，实验室提出一款基于单变压器架构的自供能隔离栅极驱动器。该设计将隔离功率转换与驱动功能集成于单一变压器，可实现最高3W的功率输出，在开关频率达200kHz时驱动846nC栅极电荷，峰值效率达到62.6%。其核心创新包括：（1）采用单变压器架构，实现功率与信号隔离的高度集成；（2）提出边沿触发频移键控调制技术，在确保功率与数据传输互不干扰的同时实现高调制深度；（3）引入同步调节技术，有效抑制开关过程中的瞬态电压跌落。该芯片采用0.18μm BCD工艺流片，在实现紧凑布局的同时，具备高效、可靠的栅极驱动性能，适用于SiC与IGBT等功率器件。是首款集成电源式隔离驱动芯片。

该工作以“A 200kHz Self-powered Isolated Gate Driver for SiC and IGBT with Synchronous Regulation of 62.6% Efficiency”为题，发表于2026年CICC的高压功率电路（High Voltage Power）分会场。该论文第一作者为西安电子科技大学刘阳。

论文六

34-1: A Feedback-Free Slope-to-Voltage Ratio MPPT Decoupled from TON Generator for Thermoelectric Energy Harvesting with 2.5 mV–750 mV Input Range

面向低功耗自供能系统的热电能量收集需求，针对传统 MPPT存在反馈复杂、跟踪慢、输入范围窄、超低压效率低等瓶颈，实验室提出一款基于斜率电压比锁定（SVRL）的无反馈热电能量收集芯片，实现2.5 mV–750 mV宽输入与极低静态功耗的高效能量俘获。团队首创无反馈斜率电压比锁定（SVRL）MPPT 机制，通过锁定输入电压与其斜率的比值即可实现最大功率点自动跟踪，彻底摆脱反馈环路与时钟依赖，支持连续能量采集与快速收敛。基于0.18 μm CMOS工艺的流片结果显示，静态电流低至25.5 nA，冷启动电压低至89 mV，输入覆盖2.5 mV–750 mV，适配从体表微温差到工业高温差的全场景热源。该芯片MPPT峰值效率达99.9%。该工作首次实现了连续MPPT跟踪与转换器开关控制解耦，实现了超低压和宽输入范围热电能收集。

该工作以“Feedback-Free Slope-to-Voltage Ratio MPPT Decoupled from TON Generator for Thermoelectric Energy Harvesting with 2.5 mV–750 mV Input Range”为题，发表于2026年CICC的电源管理（Power Management）分会场。该论文第一作者为西安电子科技大学王修登，通讯作者为西安电子科技大学钱利波。

论文七

34-3: A Single-Stage Synchronous Switch Regulating Rectifier with 93.3% End-to-End Efficiency and 15mV Output Ripple for Piezoelectric Energy Harvesting

面向自供能物联网传感系统的压电能量收集需求，针对传统多级转换损耗高、俘能效率与纹波难以兼顾、MPPT收敛慢、抗振动干扰弱等难题，实验室提出一种单级同步开关阻抗匹配Buck-Boost整流器，实现整流、MPPT、输出稳压三合一集成与低输出纹波高效收集。提出全振动周期等间隔能量提取机制，将压电能量均匀输送至负载，从拓扑根源抑制输出电压波动；提出同步开关阻抗匹配MPPT 方法，通过动态调节Buck-Boost等效输入阻抗实现最佳阻抗匹配；采用单级功率级一体化架构，替代传统 “整流 + MPPT + 稳压” 三级级联结构，大幅降低级联损耗并低纹波输出稳压。芯片的静态电流仅68 nA，MPPT 峰值效率 99.9%，端到端效率高达 93.3%，输出纹波低至15 mV，最高输出功率为全桥整流器理论最大值的9.14 倍，在单级稳压型压电收集方案中实现最高端到端效率、最低纹波、最快收敛速度的综合性能突破。

该工作以“A Single-Stage Synchronous Switch Regulating Rectifier with 93.3% End-to-End Efficiency and 15mV Output Ripple for Piezoelectric Energy Harvesting”为题，发表于2026年CICC的电源管理（Power Management）分会场。该论文第一作者为西安电子科技大学王修登，通讯作者为西安电子科技大学钱利波。

论文八

35-3 A 10GHz Double-Edge Sampling PLL with 12.8fsrms Jitter and -257.8dB FoMJ in 65nm CMOS Process

为满足射频直采相控阵雷达等先进电子系统对高纯净度采样时钟的迫切需求，突破传统锁相环噪声难以进一步优化的瓶颈，实验室提出了一款10GHz超低抖动采样锁相环。该设计采用双边沿采样鉴相器，在单个参考周期内执行两次采样操作，显著提升了等效鉴相增益，有效抑制了带内噪声贡献；设计了基于变压器的串并联谐振压控振荡器，通过内置不对称8字形内电感，实现了耦合系数的灵活调谐，获得了优异的带外噪声性能。在10GHz输出频率下，实测10kHz~100MHz积分范围内的均方根抖动为12.8fs，参考杂散为-76.7dBc，品质因数FoMJ为-257.8dB，综合性能处于国际领先水平。

该工作以“A 10GHz Double-Edge Sampling PLL with 12.8fsrms Jitter and -257.8dB FoMJ in 65nm CMOS Process”为题，发表于2026年CICC的锁相环与倍频器技术 (Techniques for Phase-Lock Loops and Frequency Multiplier) 分会场。该论文第一作者为西安电子科技大学步枫，通讯作者为西安电子科技大学孙德鹏。

论文九

35-5: A 0.65V 10-to-21.5GHz Time-amplifying-based Sampling PLL Achieving 41.3-67.3fs jitter and -255dB Peak FoMT

针对低压工作环境下晶体管导通电阻增大与传播延迟上升所导致的锁相环性能恶化问题，实验室提出了一款基于0.65V电源电压的10-21.5GHz超宽带高精度锁相环。为应对低压导致的鉴相增益下降问题，提出了基于单个时间放大器的采样鉴相器，在扩展增益的同时降低了电路噪声；为突破多模分频器的速度瓶颈，提出了具有内置重定时功能的双模分频单元，有效提升了最高工作频率。在250MHz输入和10-21.5GHz输出下，实现了41.3-67.3fs的积分抖动和-255dB的峰值FoMT，实测功耗为10.5-25.7mW，全频带参考杂散低于-67dBc，在低压环境下实现了优越的抖动和能效。

该工作以“A 0.65V 10-to-21.5GHz Time-amplifying-based Sampling PLL Achieving 41.3-67.3fs jitter and -255dB Peak FoMT”为题，发表于2026年CICC的锁相环与倍频器技术（Techniques for Phase-Lock Loops and Frequency Multiplier）分会场。该论文第一作者为西安电子科技大学孙德鹏，通讯作者为西安电子科技大学刘术彬。