1. 西安电子科技大学神州数码集团与西电人工智能学院签署校企合作框架协议

2. 北京大学集成电路学院/集成电路高精尖创新中心4篇论文入选VLSI 2026

3. 中国科大多项成果亮相 2026 国际射频集成电路大会，学生论文入围最佳论文提名

1. 西安电子科技大学神州数码集团与西电人工智能学院签署校企合作框架协议

6月17日下午，神州数码集团与西安电子科技大学人工智能学院人才培养合作框架协议签约仪式在西电长安校区举行。学校副校长王泉，神州数码集团总裁陈振坤，神州数码党委书记周鹏参加活动。

王泉代表学校对神州数码集团一行到访表示欢迎。他指出，人工智能学院近年来在学科建设、科研攻关和人才培养等方面取得了显著成效。神州数码集团是国内人工智能商用领域的领跑者，近年来在科研转化、协同育人等领域也有非常丰硕的成果。校企协同育人是落实国家人工智能发展战略的关键抓手，也是推动教育链、人才链与产业链、创新链有机衔接的重要路径。他希望双方以本次签约为新起点，依托“AI俱乐部”这一载体，在课程共建、项目实战、实习就业等方面持续深化合作，携手共进、共谋发展，将产业真实场景与前沿技术融入人才培养全过程，合力为国家输送更多兼具专业技术功底与工程实践能力、能够解决复杂产业问题的高层次人工智能人才。

陈振坤介绍了神州数码集团在服务“数字中国”建设中的战略定位与业务布局，系统讲解了神州数码集团在云计算、大数据、人工智能等核心领域的技术积累与产业实践，以及在智能化转型浪潮中的深度耕耘与未来发展规划。他表示，面对人工智能技术的快速迭代与产业应用的加速落地，神州数码集团对具备扎实理论功底和实战能力的高素质人才需求尤为迫切。人工智能学院学术实力雄厚、工程特色鲜明，与神州数码集团的产业布局高度契合。他指出，人才是企业发展的第一资源，是驱动技术创新与业务增长的核心引擎，本次与西电人工智能学院达成战略合作，是神州数码深化产学研融合、搭建可持续人才供给链条的重要举措。双方将依托“AI俱乐部”，把企业真实项目场景、技术专家资源与产业实践平台引入校园，让学生在实战中锤炼能力、在项目中成长成才，实现校企优势互补、互利共赢，共同为国家数字经济高质量发展和人工智能产业生态建设贡献力量。

西电人工智能学院执行院长侯彪全面介绍了学院近年来的学科建设成就、科研实力与人才培养特色，重点介绍学院在智能感知、机器学习、计算机视觉等方向的核心科研优势，以及丰富的校企合作实践经验。神州数码集团CIO李晨龙围绕企业发展历程、技术战略、数字化转型实践及人才需求等进行了介绍，并就“AI俱乐部”预定运营模式进行了展示。俱乐部将整合双方优质资源，依托企业提供的云计算算力、真实业务场景与脱敏行业数据，开展前沿技术分享、真实项目实战、职业规划辅导等系列活动，搭建贴合产业真实需求的学生实践平台。之后，校企双方围绕后续协同育人落地细则展开深入交流，重点研讨“AI俱乐部”组织架构、活动策划、项目对接、学生覆盖范围等核心事宜。

随后，人工智能学院执行院长侯彪、神州数码集团招聘负责人杨英代表双方，共同签署《西安电子科技大学人工智能学院与神州数码集团人才培养合作框架协议》，王泉副校长、陈振坤总裁共同见证签约。今后，双方将在实践指导、课程共建、实习就业三大领域开展合作，为后续拓宽“AI俱乐部”合作边界、深化校企协同育人奠定坚实基础。

本次签约落地，标志着神州数码与西电在校企协同育人领域开启深度合作新阶段。未来，双方将充分发挥各自资源优势，联合培育兼具理论功底与工程能力的高层次人工智能人才，助力我国数字经济高质量发展与人工智能产业生态完善。

双方相关部门同志参加活动。

2. 北京大学集成电路学院/集成电路高精尖创新中心4篇论文入选VLSI 2026

6月14日至6月18日，超大规模集成电路研讨会（Symposium on VLSI Technology and Circuits，简称VLSI）在美国夏威夷成功举办。本次大会，学院部分师生参会展示成果，并在会上与各国顶尖学者进行了充分的交流。此外， 在VLSI2026全体大会上，举行了VLSI2025最佳学生论文颁奖仪式，北京大学的 “First Demonstration of 1T FDSOI-based >1000fps Image Sensor with In-pixel Computing”是唯一获奖论文。这是VLSI大会自1981年创办45年以来，中国大陆的首个最佳论文奖。集成电路学院博士研究生唐楠与于贵海为该论文的共同第一作者，周正助理研究员与黄鹏研究员为共同通讯作者。

在本届VLSI大会上，北京大学集成电路学院/集成电路高精尖创新中心有4篇高水平论文入选，向国际同行展示了相关方向的最新研究成果。上述4篇论文内容涉及先进存储器件技术、先进功率器件技术、AI加速芯片技术、神经探针芯片技术等。论文的详细内容如下：

一、高速度高耐久性的三维铁电晶体管存储阵列

生成式人工智能中，大模型KV cache等高频访问“温数据”对存储器提出了更高要求。三维垂直铁电场效应晶体管（3D FeFET）有望利用1T结构、三维堆叠集成和铁电材料的非易失特性，为下一代高密度存储提供低成本、高速、高能效方案。然而，3D FeFET仍面临耐久性不足、写入速度受限以及阵列扰动等关键挑战。

针对上述问题，北京大学唐克超研究员-黄如教授团队联合长江存储，提出并展示了一种综合性能全面优化的三维垂直AND型FeFET阵列，实现了>1012次超高写入耐久、±2 V/20 ns高速写入、无延迟写后读取、0.001 μm²沟道面积，以及4Kb规模阵列无错误读出验证。该器件采用超晶格铁电层与氧空位调控的IGO沟道协同优化，同步提升写入速度和耐久性；同时，通过铁电晶粒尺寸调控和新型写入操作方案，有效抑制阵列单元扰动，在40nm垂直间距下实现阵列级扰动免疫。团队结合电学测试和纳米尺度材料表征，深入揭示了器件性能关联的物理机制。该工作在阵列层面展示了兼具速度和密度优势的新型三维存储技术，并实现了记录级的关键可靠性指标，综合性能达到国际领先水平。

该工作以“3D Vertical FeFET Array with Record Endurance (>1012), Fast Writing (±2V, 20 ns), Disturb Immunity, and Kb-scale Verification for High Density 1T RAM” 为题发表，北京大学集成电路学院博士生周粤佳为论文第一作者，唐克超研究员为通讯作者。

图1.1：3D FeFET的结构示意图和实验制备的Kb规模阵列

图1.2：3D FeFET的高速度、高耐久性能和阵列级读写展示

二、高压氮化镓单片双向开关器件技术

横向结构氮化镓功率器件可通过共享漂移区实现双向耐压，具有低导通电阻与低寄生效应等优势，推动了单片集成双向开关的快速发展。然而，高压氮化镓双向晶体管存在电场集聚问题，不仅会导致器件提前击穿，还会诱发高场陷阱效应，加剧动态导通电阻退化。

针对上述难题，魏进研究员团队提出了一种集成栅极终端扩展（GTE）结构的氮化镓双向开关器件。关态耐压条件下，GTE层的辅助耗尽作用可有效削弱电场尖峰，显著提升器件耐压能力；与传统双向晶体管相比，该新型器件的击穿电压提升40%。当漂移区间距为62μm 时，器件双向击穿电压可达±7874V，功率品质因数高达2.39GW/cm²，为目前已报道集成型双向器件中的最高纪录。此外，该新型器件可有效抑制动态导通电阻退化效应：在150 ℃环境下经2 kV高压应力测试后，器件归一化动态导通电阻低至1.43，这是国际上首次在氮化镓双向器件中报道高达2 kV电压应力下的动态导通电阻特性。

相关研究成果以“6.5 kV Enhancement-Mode GaN Monolithic Bidirectional Switch (MBDS) Achieving Record Power Figure of Merit”为题发表，北京大学集成电路学院博士生杨俊杰、余晶晶为论文共同第一作者，魏进研究员为通讯作者。

图2.1：新型氮化镓集成双向开关器件结构示意图

图2.2：制备器件的SEM和TEM图像

三、面向端侧Reasoning推理大模型的NPU加速架构与芯片

近年来，大语言模型（LLM）的能力提升越来越依赖以监督微调（SFT）和强化学习微调（RLFT）为代表的"后训练"。RLFT 让模型依据自身输出的反馈持续优化，是 DeepSeek-R1、Qwen3 等推理大模型获得强大数学、代码推理能力的关键，其完整闭环包含模型推理生成、奖励模型（RM）打分、梯度更新三步。然而已有的 LLM 加速芯片大多只面向单一的推理或 SFT 环节，难以在端侧闭合"生成-打分-更新"全流程：推理产生的 KV 缓存急剧膨胀、奖励模型打分计算量大、模型更新引入大量片外访存，成为三重瓶颈。

针对以上问题，贾天宇研究员团队研制了一款支持推理大模型与强化学习微调的高能效加速芯片。该芯片通过两级KV缓存压缩器（TLCC）在 token 与比特两级压缩缓存，实现 2.03× 的 KV 缓存压缩；通过基于最小哈希的打分单元（MHSU）以哈希碰撞高效近似余弦相似度，使奖励模型打分时延降低 2.27×；通过脉冲驱动的预测式更新引擎（PGFE）跳过数值微小的梯度并规避昂贵的片外转置访存，使权重更新运算量降低 3.79×、而精度仅损失 0.22%。芯片采用 22nm 工艺，面向 Qwen3-4B、DeepSeek-Math-7B 等推理模型实现了 68.95 TFLOPS/W 的片上能效与 122.2 μJ/Token 的系统能效，单次 RLFT 迭代时延 747.2 ms，是首款同时支持推理大模型与强化学习微调的加速芯片；相比已有的 SFT 加速器能效提升 1.26–2.59×，并使端侧 RLFT 后的模型准确率较预训练模型提升 6.46–24.11%，展示了"边推理、边自我提升"的端侧持续学习潜力。

该工作以"A 122.2μJ/Token Reasoning LLM Accelerator with Reinforcement Fine-Tune Featuring Two-Level KV-Cache Compression and Spike-Driven Predictive Update"为题发表于今年 VLSI 会议上，北京大学集成电路学院博士生李明轩、任文捷为论文共同第一作者，贾天宇研究员为通讯作者。

图3.1：Reasoning NPU芯片架构总览

图3.2：芯片显微照片与规格

四、面向闭环DBS的多通道记录-刺激一体化神经探针芯片

脑深部刺激（Deep Brain Stimulation, DBS）是治疗神经系统疾病的重要技术之一。面向闭环 DBS 的植入式神经接口需要同时实现神经信号记录和自适应电刺激，对芯片的通道密度、功耗、面积、噪声和系统稳定性提出了很高要求。

针对上述挑战，鲁文高研究员团队提出了一款面向闭环DBS的 256 通道神经探针芯片，在单根探针上集成 252 个记录通道和 4 个刺激通道，并在每个记录通道内嵌入低功耗ADC。芯片同时支持神经记录、基线漂移抑制以及刺激过程中的同步监测。在电路实现方面，该工作提出了一种基于双环振荡器（Dual-Loop Oscillator, DLO）的时域ADC架构，实现高密度、低功耗的逐通道集成。在模拟神经溶液测试中，该芯片完成了神经波形记录和刺激验证。测试结果显示，该芯片平均每通道功耗为 4.32 μW，在 10-kHz 带宽下实现 3.68 μVrms 输入参考噪声，达到了国际领先水平。

该工作以 “A 4.32uW/Ch 256-Channel Neural Probe Integrating in-situ ADC and Stimulation for Closed-Loop DBS” 为题发表，并被选为Demo paper在Reception session进行现场演示。北京大学集成电路学院硕士生孙诗卉为论文第一作者，卓毅博士为通讯作者。

图4.1：基于双环振荡器的 in-situ ADC 电路实现

图4.2：256 通道神经探针芯片显微照片与通道布局

图4.3：Demo paper现场展示照片

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VLSI是超大规模集成电路和半导体器件领域里最顶尖的国际会议之一，是展现IC技术最新成果的重要窗口。该会议在国际集成电路/半导体器件的学术界以及工业界均享有很高的学术地位和广泛影响，会议文章不仅需要学术上的创新，更需要体现成果的产业价值和技术前沿性。每年英特尔（Intel）、美光（Micron）、三星（Samsung）、IMEC和台积电（TSMC）等国际知名半导体公司都在该会议上发布各自最新研究进展。2026年VLSI会议的主题为“用集成电路的创新推动人工智能前沿”，以下是入选文章的现场报告照片，以及北京大学部分参会师生与校友的合影。

3. 中国科大多项成果亮相 2026 国际射频集成电路大会，学生论文入围最佳论文提名

2026国际射频集成电路大会（IEEE RFIC Symposium）于2026年6月7日至9日在美国波士顿举行。我院胡诣哲教授课题组三篇论文入选大会，其中一篇获最佳学生论文提名（Best Student Paper Finalists）。研究成果涵盖下一代调相连续波（PMCW）4D毫米波雷达发射机芯片、高性能W波段低噪声放大器芯片以及无需校准、宽覆盖范围、低闪烁相噪数控振荡器（DCO）芯片等方向。IEEE RFIC Symposium是射频集成电路领域最具国际影响力的学术会议之一，聚焦射频与高速集成电路及系统芯片前沿技术。此次三篇论文入选，体现了学院在智能感知、车载雷达和高性能通信系统芯片方向的创新能力和国际学术影响力。

论文一

下一代PMCW雷达的高效率数字发射机芯片（最佳学生论文提名）

面向下一代智能驾驶4D毫米波PMCW雷达中高效率发射机芯片需求，研究团队提出了一种基于环形行波振荡器（RTWO）的PMCW雷达数字发射机架构。该架构将边沿合成上变频器嵌入 RTWO，实现四倍频与 PMCW调制一体化，避免使用毫米波本振缓冲器；同时利用基于电荷舵采样的全数字锁相环（CSS-ADPLL），在电荷域实现通道级相位控制，为可扩展 PMCW 雷达阵列提供了低开销相移方案。芯片采用22 nm CMOS 工艺实现，核心面积仅为 0.144 mm²，峰值输出功率达到18 dBm，最高发射效率达到 14.9%，相移步进为 409.7 fs（2.8°），均方根相位误差为 55.6 fs（0.38°），在输出功率、效率和集成密度等方面表现优异。相关成果以“A W-Band RTWO-Based Digital Transmitter for PMCW Radar Achieving 14.9% Efficiency” 为题入选 RFIC 2026，并获得最佳学生论文提名。论文第一作者为我院博士生杨绍琦，胡诣哲教授和楼立恒副研究员任通讯作者。

图1. 提出的PMCW雷达发射机架构和芯片图

图2. 我院博士生杨绍琦在大会现场作报告

（获最佳学生论文提名）

论文二

基于交叉耦合噪声抵消的W波段的3.36dB NF低噪声放大器芯片

针对 W 波段雷达接收机前端中低噪声、高增益和输入匹配难以兼顾的问题，研究团队提出了一种交叉耦合噪声抵消（Cross-Coupled Noise Cancellation）低噪声放大器芯片，并结合低损耗 1∶1 变压器输入匹配网络，在降低输入匹配损耗的同时增强有效跨导，实现了增益提升与噪声抑制的协同优化。该芯片采用 22 nm CMOS 工艺实现，在 77.3 GHz 处获得 26.2 dB 峰值增益，在 76 GHz 处实现 3.36 dB 最小噪声系数，功耗仅为 18.6 mW，覆盖 76～79 GHz 车载雷达频段，达到同类 bulk CMOS W 波段低噪声放大器的先进水平。相关成果以 “A 77.3-GHz 3.36-dB NF LNA With Cross-Coupled Noise Cancellation and Low-Loss Input Matching Transformer in 22-nm CMOS” 为题入选 RFIC 2026。论文第一作者为我院博士生邓俊程，胡诣哲教授和楼立恒副研究员任通讯作者。

图3. 提出的交叉耦合噪声抵消低噪声放大器架构和芯片图

图4. 我院博士生邓俊程在大会作现场报告

论文三

无额外校准、宽调谐、低闪烁相噪的196-dB FoM双模 DCO 芯片

针对先进 CMOS 工艺下振荡器宽调谐范围与高优值（FoM）及闪烁相位噪声抑制难以兼顾的问题，研究团队提出了一种基于多抽头三匝电感的八核双模式数字控制振荡器（DCO）。该多抽头谐振结构能够提供近似三倍且与振荡频率无关的无源电压增益并进而减小导通角，实现宽频段内无需校准的闪烁相位噪声抑制和FoM优化；同时结合栅极相互连接的多核耦合方式将振荡器结构拓展至八核双模，进一步降低振荡器相位噪声并增大调谐范围。芯片采用 22 nm CMOS 工艺实现，调谐范围覆盖 5.56～9.09 GHz，相对带宽达到 48%；在10 MHz频偏处，该DCO在低频模式和高频模式下分别实现最低-150.2 dBc/Hz和-145.3 dBc/Hz的相位噪声，并在全调谐范围内保持-150.2至-145.3 dBc/Hz的优异10 MHz频偏相噪表现；对应FoM达到195.7-192.5 dBc/Hz，体现出多抽头三匝电感结构在提升谐振腔品质因数和抑制相位噪声方面的有效性。1/f³ 相位噪声拐角低至 100～290 kHz，展现出面向高性能频率综合器和通信系统本振的应用潜力。相关成果以 “A 5.56–9.09 GHz Octa-Core Dual-Mode DCO Based on Multi-Tap Three-Turn Inductor Achieving 195.7 dBc/Hz FoM and Wideband Flicker PN

Suppression” 为题入选 RFIC 2026。论文第一作者为我院博士生翁杰希，胡诣哲教授任通讯作者。

图5. 提出的宽调谐范围、低闪烁相噪的无需额外校准DCO架构和芯片图

图6. 我院博士生翁杰希在大会作现场报告

（集成电路学院）