5月25日，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

近期，人民日报专访了何庭波。华为心声社区转发了这篇《独家对话何庭波：一直往前走，终归可以找到桥和路》专访文章，华为创始人任正非为这篇转发文章作了名为《道可，道非，常道》的按语。

任正非表示：“道可，道非，常道。τ定律是华为可以选择的唯一一条突围道路。其他厂家是有多条道路可选择的。华为为了逃生、活着、活下去、活得好，数万名员工6年来不断迭代，走出了一条已经成熟的道路。不是为了去颠覆什么，取代什么，而是找到了可以选的一条路。我们与高级社团交流时选择‘只阐述，不激辩’”。

老子《道德经》开篇第一句为“道可道，非常道；名可名，非常名”，其强调反对教条主义，真理不在书本或言语中，而在自然无为的实践中。而任正非将其重新断句为“道可，道非，常道”，瞬间将形而上的哲学思辨拉回到了残酷的商业现实。

7月3日，何庭波发布《面向多层级电子系统的时间缩微理论》（“韬定律”）V2版本。据悉，相比较5月25日发布的V1版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。在工程落地方面，V2版本深度阐释核心技术LogicFolding的齿比（gearratio）概念，在混合键合间距接近顶层金属布线尺寸时，3D设计空间从传统的“宏块级离散优化”转向“单元级连续优化”，可实现全局最优的垂直逻辑划分，突破了传统3D堆叠仅能按功能块分层的局限。V2版还新增量产实测数据表，明确给出Kirin2026与基准Kirin9030Pro的电压、频率、归一化功耗、面积与功率密度参数。

摘要显示，六十年来，摩尔定律的几何缩放推动了半导体技术的进步。然而，这一行业共识已不再适用：纯粹尺寸缩小带来的收益已趋于平缓，尖端芯片的设计预算超过十亿美元，而最先进节点的晶体管成本也不再下降。本文提出了一种新的缩放原则——τ缩放。该原则以时间本身而非晶体管面积作为衡量进步的主要指标，并采用单一的特征时间常数τ作为统一的优化目标，涵盖从开关晶体管到数据中心工作负载的十二个数量级。本文展示了两个量产规模的演示案例。在移动SoC上，LogicFolding（一种将数字、模拟和存储电路划分到垂直堆叠的有源层的方法）在固定器件节点上实现了晶体管密度55%的阶梯式提升和41%的能效提升。在人工智能系统方面，由内存语义统一总线架构、近封装Hi-ONE光学I/O和边缘到表面3D折叠组成的协同设计堆栈，预计到2035年硬件集成度将增长100倍以上。更深层次的论断是方法论上的：τ缩放是自Dennard以来第一个在整个计算堆栈中建立共享优化目标的缩放原则。

“韬定律”构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4nm制程的同等水平。（校对/赵月）