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随着逻辑制程微缩进入埃米时代，基于原子级超薄二维（2D）半导体的垂直堆叠互补场效应晶体管（CFETs）为器件微缩突破A2节点提供了潜在路径。本文构建了针对A2节点、接触多晶硅间距（CPP）为36纳米、栅长（Lg）为10纳米的集成工艺流，并对若干关键工艺模块进行了初步验证。尽管二维栅极全环绕（GAA）CFETs采用原子级超薄沟道，但在A2节点下，其接触多晶硅间距微缩优势并未优于硅基GAA CFETs，这是因为接触形成的限制条件使得两者的最小CPP均约为36纳米。
此外，本文结合关键评估与多尺度功耗-性能-面积（PPA）评估框架，该框架涵盖量子输运模拟、紧凑模型生成、面向A2节点的二维CFET栅极全环绕集成工艺流定义、寄生参数提取以及电路级基准测试。分析结果表明，二维GAA CFETs的预期性能优势受非理想效应的严重制约，尤其是高接触电阻和占主导地位的布局寄生电容。
尽管架构优化可提升电容-电阻比值，但绝对电容的相应增加会限制电路层面的性能提升。要实现实质性突破，需对接触结构、输运特性和寄生参数进行协同优化，同时研发适配二维材料的CFET新型架构。
介绍
随着人工智能（AI）和高性能计算（HPC）领域数据密集型工作负载的兴起，尽管功耗预算仍受限制，全球计算需求仍在急剧飙升。要维持这种增长，需要持续推进晶体管微缩技术并进行全新设计创新，以提升每瓦性能。如图1a所示，硅晶体管的显著微缩技术带来了指数级的性能提升：平面金属氧化物半导体场效应晶体管（MOSFET）被鳍式场效应晶体管（FinFET）取代，而近年来又被全环绕栅极（GAA）纳米片场效应晶体管取代，将逻辑器件工艺推进到了纳米级单数字区间。如今，随着行业迈入常被称为“埃米时代”的技术节点——关键特征尺寸已接近原子级尺度——传统的微缩技术正趋于停滞。
先进的GAA晶体管凭借卓越的静电控制能力，已实现接近10nm的栅极长度。例如，IBM的研究联盟通过将硅沟道减薄至约5nm，成功演示了栅长约为12nm的堆叠纳米片场效应晶体管。然而，在硅基材料中将栅极长度缩放到远低于约10nm，需要将沟道厚度缩减至3nm，这会带来诸如量子隧穿效应增强和载流子迁移率下降等严峻挑战。此外，持续的尺寸压缩严重限制了每个晶体管可用的有效沟道宽度(Wch)，因为标准单元高度的大幅缩减必然会限制可分配给每个器件的总宽度。这种宽度减小会降低每晶体管的驱动电流，并加剧每单位沟道宽度的寄生电容。综合来看，单纯缩小硅晶体管的尺寸已无法保证电路在速度或能效方面取得显著提升。
如果传统缩放工艺遭遇瓶颈，下一步该如何发展？目前正在深入探索的一条途径是采用新型沟道材料和三维集成方案来提升CMOS性能。二维（2D）半导体正处于这一探索的前沿。原子级薄的二维材料（例如单层MoS₂、WSe₂）可作为仅厚几个原子的晶体管沟道。其极薄的特性提供了前所未有的静电控制能力，即使在栅长仅为几纳米的情况下也能实现稳健的开关性能。 图1b和c通过比较单层（1L，t≈0.7nm）、双层(2L,t≈1.4nm)和三层（3L,t≈2.1nm）MoS₂以及t=4.5nm硅纳米片（NS）场效应晶体管（FET）的缩放势，重点考察亚阈值摆幅（SS）和驱动性能（在固定IOFF和VDD条件下的ION）。通过减小t值，静电完整性（SS，图1b）在更低的Lg下得以维持。这意味着随着Lg的缩放，ION（在固定的IOFF和VDD条件下，图1c）得到了显著提升。因此，1L-MoS₂具有最佳的缩放潜力，在Lg≈4nm时仍能维持逻辑操作所需的晶体管电流目标，而t=4.5nm的Si NS仅能缩放至Lg≈12nm。
人们希望二维材料能够开辟新的缩放路径，尤其是与垂直集成相结合时。例如，单片互补场效应晶体管（CFET）——即p型场效应晶体管和n型场效应晶体管在垂直堆叠中共享同一占位面积——可以在不缩小水平特征尺寸的情况下将晶体管密度提高一倍。如果将二维半导体引入此类GAA CFET结构中作为沟道材料，或许能够同时实现栅长微缩的极限与极高的器件密度。这一愿景已激发了大量研究：早期实验已证明二维GAA晶体管具有近乎理想的亚阈值行为，甚至出现了首批二维CFET原型，该研究方向已获得全球广泛关注。
然而，对二维CFET前景的现实评估必须承认两个限制因素。
第一，硅材料尚未过时。英特尔最近展示了物理栅长小于10纳米的GAA“带状”晶体管（通过采用约2纳米的超薄硅带状通道实现）——这表明尽管工艺复杂度显著增加21，硅器件仍可被推向如此极致的水平。事实上，行业路线图（例如图1a中的imec路线图）预测，即使2D沟道最终被采用，也只有在硅CFET技术被完全开发殆尽之后——即超越最后一个全硅CFET工艺节点（约A2之后）——才会出现。换言之，2D材料是被视为将硅技术推向极限后的潜在下一步，而非立即可用的替代方案。
第二，二维CFET面临重大的集成与设计挑战。高质量单层薄膜的晶圆级生长或转移、将其可靠地集成到复杂的3D器件堆栈中，以及在不掺杂的情况下实现超低接触电阻，这些仍然是未解决的研究难题。此外，即使克服了这些障碍，我们还必须考虑：针对硅材料精心优化的传统GAA CFET架构，是否也适用于二维通道。当前的关键问题在于：在A2节点及更先进工艺节点采用行业主流的环绕栅CFET架构集成二维沟道，能否带来预期中的性能、功耗和面积方面的提升。
本文从这些挑战出发，对二维CFET的潜力进行了批判性评估。首先，我们通过提出一种顺序CFET集成方案，探讨了在超越硅基CFET最终节点（A2）之后，二维通道在何种情况下以及如何切实引入。随后，我们回顾了GAA纳米片晶体管的最新进展，并指出了与硅技术相比，哪些方面因缩放压力而需要新的解决方案。接下来，基于这些结构，我们对有前景的二维GAA/CFET器件进行了功耗-性能-面积（PPA）分析，评估其能否满足A2节点的等频缩放目标。
面向A2节点及更先进制程的分步式二维CFET集成工艺
图2展示了针对目标A2工艺节点、接触多晶间距（CPP）=36nm且栅长（Lg）=10nm的GAA架构二维通道CFET工艺流程。该流程采用全分步式CFET集成工艺，可实现顶部和底部器件的独立制造。相比之下，单片式CFET集成需要顶部和底部器件共用多个工艺步骤。采用顺序集成的关键原因之一，是简化了原子层沉积（ALD）工艺中的沉积瓶颈——在单片式CFET的常见替换金属栅极（RMG）工艺中，高介电常数材料和栅极功函数金属（WFM）需完全包覆沟道周围。当Lg=10nm时，垂直沟道间隙约为5–7nm。在常规RMG工艺中，完成第一个器件的高介电常数材料和栅极WFM沉积后，垂直间隙可能会被挤压封闭，导致无法或仅能有限地进行第二个器件的WFM图案化和/或WFM沉积。 由于顶部和底部RMG模块可独立处理，顺序CFET集成有效缓解了这一瓶颈。与单片CFET相比，全分步式 CFET 还具有其他普遍的工艺简化优势，包括更低的纵横比刻蚀和沉积。
该顺序工艺流程首先形成顶部NMOS器件堆栈（图2a），该堆栈包括两个二维沟道（例如MoS₂）、包裹沟道的薄保护层（PL）、牺牲层（SAC）以及底部介电隔离（BDI）层。关键的制造步骤包括纳米片刻蚀、虚拟栅极形成、内部间隙层形成、SAC去除、NMOS RMG、RMG切割、源极/漏极（S/D）接触形成以及正面后端工艺（BEOL）形成（图 2b–m）。NMOS器件完成后，将晶圆键合到载体晶圆上，翻转，并从衬底开始减薄，直到达到BDI层。 随后，按照类似的顺序进行底层 PMOS 器件的形成。接着在BDI层上方形成底层PMOS堆栈（图 2n），其中包括PMOS二维沟道（例如WSe₂），随后进行PMOS RMG集成（图 2q）。
顺序式CFET集成还提供了轻松制造栅极间过孔（VGG）的可能。这为CFET提供了顶栅至底栅的布线选项，即分栅功能，该功能是标准单元库层面的缩放加速器。在单片式CFET中，VGG工艺更为复杂，需要更多且更复杂的工艺步骤。在此，同样通过在BDI层内进行VGG图案化与金属化来利用BDI层。BDI层不仅确保了VGG在晶圆内的高度均匀性，还提供了垂直边缘定位误差（VEPE）裕量，以维持顶栅与底栅之间的隔离距离。
通过使用二维过渡金属二硫化物（TMD）纳米片而非硅纳米片，该工艺流程得到了显著简化。我们假设二维TMD RMG工艺无需进行硅RMG工艺中通常采用的高温（T>800℃）可靠性退火。同样，在A2节点上，其他温度高于400℃的退火工艺（如层间介质零（ILD0）致密化退火）也可省略。这使得2D CFET前端工艺（FEOL）流程与典型的铜基后端工艺（BEOL）堆叠兼容。 因此，对于2D-CFET，我们可以采用如下这种更简单、完全顺序的工艺流程，仅需一次晶圆翻转：顶部RMG → 顶部S/D接触 → 正面BEOL → 晶圆翻转 → 底部RMG → 底部S/D接触 → 背面BEOL。需要注意的是，由于正面BEOL与底部RMG及其他工艺的BEOL堆栈兼容，因此正面BEOL可以暴露在底部RMG及其他工艺中。 然而，序列式硅CFET工艺流程则需要进行两次晶圆翻转，以避免后端工艺在RMG工艺期间暴露于高温环境，具体流程如下：顶部RMG → 晶圆翻转1 → 底部RMG → 底部源/漏接触 → 背面后端工艺 → 晶圆翻转 → 顶部源/漏极 → 正面后端工艺。
2D GAA工艺流程在源/漏（S/D）接触模块方面也与Si GAA工艺流程不同。在提出的2D工艺流程中，源/漏接触是通过在暴露的2D薄片上直接金属化形成的（图2k、s）。 这与Si GAA工艺流程不同，后者是从暴露的硅片上选择性地外延生长掺杂的Si或SiGe。第4节详细讨论了2D与Si工艺中S/D接触形成方式的差异，以及相关的接触电阻和缩放挑战。
最后，进行RMG切割以隔离不同的器件。在所提出的顺序CFET工艺流程中，顶部和底部器件的RMG切割是独立进行的，这意味着RMG切割的蚀刻深度可以减小。在最大蚀刻长宽比固定的情况下，减小的蚀刻深度有助于减小RMG切割的CD值，而该值决定了栅线尖端到尖端（t2t）的距离。这进而使得在相同单元高度下能够增大纳米片沟道宽度，从而提升器件性能。独立RMG切割的两个潜在缺点是：上下层RMG切割光刻工艺分离会引入额外的重合误差；以及需要额外使用昂贵的高数值孔径（高NA）栅极切割掩模，从而增加总体成本。因此，对于门极t2t要求较宽松的情况，可考虑采用单光罩的共同RMG切割工艺。第5节的PPA评估中将同时考虑这两种情况（共同RMG切割和独立RMG切割）。
最新进展：二维CFET的发展现状
实验性的二维场效应晶体管（2D FET）原型机正在迅速发展，但距离第2节中概述的工艺流程仍有很大差距。图3a总结了这些器件架构复杂性的不断提升，从imec工厂制造的单栅（SG）二硫化钨（WS2）场效应晶体管，到具有改进静电控制性能的双栅（DG）结构。图3a中的第三张透射电子显微镜（TEM）图像展示了一种更先进的二维GAA结构，其中高介电常数（高κ）介电层和金属栅极完全包裹着单层沟道。最后，通过单步栅极堆叠沉积工艺制备的垂直堆叠二维纳米片也已得到验证。该结构是第2节中概述的CFET集成工艺流程在器件层面的重要前身。
尽管从平面单栅（SG）到双栅（DG）、再到全栅（GAA）以及堆叠式GAA的演进过程与硅晶体管的历史演变极为相似，但预计这种演变不会为二维场效应晶体管（2D FET）带来类似的性能优势。虽然从单栅（SG）到双栅（DG）的转变既改善了静电控制，又提高了驱动电流，但由于通道仅为单层厚度，预计向全栅（GAA）的转变不会进一步增加导通电流或改善静电控制。相反，从DG向GAA的转变是由第2节中概述的集成流程驱动的，该流程中栅极模块被同时应用于所有纳米片。
实验表明，与最先进的SG或DG平面MoS₂和WSe₂实验室器件相比，GAA二维场效应晶体管因集成复杂性增加而存在性能差距。从图3b中的电气基准测试中可以明显看出这一点：与平面实验室器件相比，2D GAA场效应管在SS和驱动电流方面表现较差。该基准测试考虑了各种Lch=20–100nm的情况，并且如图3c所示，驱动电流按有效宽度(Weff)进行了归一化处理，以确保对不同栅极几何结构进行公平比较。重要的是，这种性能损失并非GAA结构固有的，而是源于栅极堆栈的形成更为困难，以及实验实现的GAA器件中通常较高的接触电阻。此外，原子级薄的沟道对金属沉积、应力和工艺引起的损伤极为敏感。
在imec工厂制造的平面二维场效应晶体管（2D FET）中也观察到了类似的趋势，尽管受益于工厂中改进的工艺控制，但其性能仍逊于实验室规模的平面二维场效应晶体管。这主要是由于工厂中对可用材料和工艺的限制更为严格。
具体而言，虽然钛、钨或钌已被用作接触材料，但这些材料主要沿袭自硅器件工艺的沿用，而非专门针对二维场效应晶体管（2D FET）进行优化。此外，实验室器件制备中常用的工艺（如接触层剥离）与量产工厂的工艺不兼容。因此，已开发出替代性的接触方案，例如侧面接触34、通过选择性氧化物刻蚀实现的顶部接触，或通过CMP平坦化的底部接触，但这些方案的成熟度均较低。在二维平面器件与imec研发的最先进硅GAA纳米片场效应管之间，还观察到第二项实验性能差距（图3b），这主要归因于当电流水平超过10nA/µm时，二维场效应管的亚阈值摆幅（SS）出现退化。许多已报道的平面二维场效应管都表现出类似的传输曲线拉伸现象，通常归因于能带边缘波动、界面陷阱、肖特基接触，或这些效应的综合作用。值得注意的例外是采用钇接触的InSe和MoS₂沟道器件，其表现更接近欧姆接触行为，但这些成果迄今尚未被复制。
尽管如此，必须认识到，单层二维场效应晶体管仅在Lg非常短（小于约20 nm）的情况下，才有望凭借其更优的静电完整性超越硅通道器件（图1b和c）。在本基准测试所考虑的较长Lg条件下，二维器件的表现至多能与高度优化的硅场效应晶体管持平。
虽然图3b指出了代工厂硅GAA-FET与2D-FET之间巨大的性能差距——且随着我们从基于LAB的平面FET过渡到基于 LAB的GAA-FET，再到基于FAB的平面FET，这种差距会进一步放大——但必须注意的是，由于实现图2所示工艺流程所涉及的集成选择，这一差距可能会进一步扩大。尽管这些不利影响尚未量化，但通过仔细考察2D GAA FET集成中已探索的一些关键工艺模块，可以对可能出现的性能退化以及实现过程的极高复杂性有所了解。第一个模块（此前在图2a中已介绍）是初始堆栈的形成，该堆栈由交替排列的二维沟道、保护层和牺牲层（SAC）组成。图3d中的实验演示采用了由薄Al2O3保护层包围的MoS₂沟道。这些牺牲保护层不仅提供了机械稳定性，还能防止后续工艺流程中的损伤，且最终必须能够被去除，同时不损害二维薄片。 选择合适的保护层和SAC层至关重要，因为这些选择会直接影响后续的通道释放、接触形成以及界面质量。特别是，通过等离子体增强原子层沉积（PE-ALD）、等离子体增强化学气相沉积（P
第二个关键模块（如图2b所示）是纳米片刻蚀，通过沿浅沟槽隔离（STI）和2D/SAC堆栈进行各向异性刻蚀来实现，从而形成如图3e所示的狭窄垂直沟槽。由于范德华界面较弱，在如此微缩的结构中保持具有笔直侧壁的高长宽比轮廓是一项挑战；因此，采用了SiN硬掩模。第三个关键模块（图 2k）是S/D接触形成，如图3f所示，该过程通过两个步骤在实验中实现。
第一步是通过在S/D区域对SAC层进行可控的横向刻蚀，形成二维凸起。这种刻蚀的选择性至关重要：它必须优先蚀除SAC、支撑层或间隔层材料，同时确保二维通道完好无损。第二步是将接触材料沉积到接触沟槽中。由于暴露的二维通道位于深而窄的沟槽中，因此需要采用符合性良好的ALD工艺，以确保金属能均匀地包裹在二维薄片周围。图3f中的透射电子显微镜（TEM）图像显示，沿沟槽侧壁均匀沉积了一层薄的TiN层，并与二维通道边缘直接接触。
该接触方案同时满足了符合性和材料完整性要求：ALD技术能够实现温和、均匀的金属沉积，且不会产生物理轰击，而TiN则为二维通道提供了热稳定的界面。
沟道释放（图2h）是二维GAA场效应晶体管集成中的另一个关键环节。与硅纳米片不同，原子级薄的二维沟道缺乏固有的机械刚度，因此在去除牺牲层的过程中极易发生坍塌、变形或分层。为了在此步骤中保持结构完整性，必须进一步优化间隔层和锚定层的设计，以确保悬浮的二维层得到充分支撑，同时实现完全且均匀的剥离。在基于湿法刻蚀的方法中，必须引入临界点干燥工艺，以减轻液气相变过程中产生的毛细力，否则这些毛细力将对悬空的单层通道构成严重威胁。 无论采用湿法还是干法剥离，工艺都必须有选择性地去除支撑材料，同时避免损坏二维通道或侵蚀相邻的介电层。在两种方案中，当需要对二维通道进行额外保护时，使用支撑层都是有益的，因为它们可以在蚀刻和干燥步骤中提供额外的化学屏蔽和机械加固。
图3g通过实验展示了RMG结构（图2i），其中Al2O3、HfO₂和TiN的堆叠层以GAA配置均匀包裹在二维沟道周围。 图3g还展示了目前正在进行的优化工作，旨在将栅极介电层厚度从10nm缩减至5nm，同时保持界面完整性。这一工作的关键推动因素是种子层，它有助于在化学惰性的二维表面上实现均匀的高介电常数ALD沉积；然而，该层通常会引入额外的等效栅极厚度（EOT），且其蚀刻速率高于保护层和牺牲层，因此在后续工艺中需要仔细控制选择性。尽管这些结果证实了关键二维GAA工艺模块的可行性，但由于工艺集成和接触相关限制的综合影响，图3b中展示的器件仍远未达到目标规格。这一实验差距促使我们对二维与硅CFET集成进行更广泛的比较。
与传统的硅基CFET相比，二维CFET在多个制造模块上存在显著差异（表1），这些差异有助于解释为何实验中演示的构建模块尚未转化为目标级别的器件性能。
首先，在晶圆尺度上形成二维器件堆叠需要采用层转移或金属有机化学气相沉积（MOCVD）等技术进行直接生长，而其余层（包括牺牲（SAC）介电层和保护层）则可直接沉积。由于二维堆栈中相邻层仅通过微弱的范德华力耦合，其附着力较差，因此堆栈更容易发生分层，特别是在化学机械抛光（CMP）等高剪切工艺过程中。相比之下，硅CFET依赖于硅和硅锗的外延堆叠，这提供了更强的附着力和更好的可加工性。
其次，自钝化二维表面上不存在悬空键，这使得高介电常数栅极介电层的均匀沉积及其界面控制变得困难得多。
第三，单层二维沟道无法承受传统的离子注入掺杂，且对工艺诱导应力极为敏感，这排除了在硅CMOS中广泛使用的应变工程方法。在薄沟道器件上，沟道释放工艺同样面临挑战，因为在SAC各向同性刻蚀过程中，沟道会暴露于各向同性刻蚀化学环境中，如图4c-c’所示，这适用于Si和2D GAA两种情况。
对于Si GAA，SAC去除后会残留约5nm厚的Si薄膜，随后可将其减薄至约3nm以制备薄沟道器件。 另一方面，对于二维GAA，去除SAC后仅剩两层保护层之间夹着的二维层，总厚度约为3nm，这在沟道释放和/或随后的RMG高介电常数/金属栅极沉积过程中更容易发生破裂。 此外，在Si-GAA中，可利用源/漏外延（图 4b）进行沟道应力工程，以此在沟道释放过程中对沟道进行机械锚定（图 4c）。而2D-GAA则与此不同，该结构无法进行源漏外延生长。与之相反，2D-GAA会先完成0层层间介质（ILD0）的制备，再执行沟道释放工艺（图 4a’-b’）因此，在沟道释放过程中，沟道仅由两侧的内间隔层支撑。
2D CFET与Si CFET的缩放极限
基于第2节提出的工艺流程，我们现估算2D GAA可实现的最小CPP，并将其与Si GAA进行比较。如第2节所述，在Si GAA中，为实现低接触电阻，可以生长S/D外延层（图4b）。如图2g所示，假设最小接触宽度为16nm，若小于该值，外延生长可能变得困难，且接触电阻将开始导致器件性能下降。另一方面，在2D-GAA中，单层2D片层上难以进行S/D外延生长。因此，S/D接触只能通过直接、符合表面形状的金属沉积（图 2f’）来形成，且金属需具有适当的工作函数，以克服二维-金属肖特基势垒，从而形成低电阻欧姆接触。金属与二维片层之间能否实现良好的接触，还取决于二维片层向源/漏区域的突出长度——其中，零突出长度将产生仅边缘接触，而正突出长度将产生C形接触，该接触既包括边缘接触，也包括与二维片层的表面接触。图4e’对此进行了演示，该图进一步阐述了图2k中先前介绍的二维GAA中的源/漏接触工艺。首先，在ILD0中刻蚀接触沟槽，以暴露二维沟道的边缘（图4d’）。假设最小CD为10nm，即可在ILD0中刻蚀出长宽比为4-5的接触沟槽。该假设源自文献中关于CD为20nm、AR为5的CFET接触沟槽的实验验证。随后，内间隔层及保护层均进行等深刻蚀，以形成向S/D区域突出的薄片（图4e’）。与非凸出的片状结构相比，这种凸出的二维片状结构提供了更大的接触面积，因此更容易通过掺杂来降低接触电阻，同时也为与后续沉积的金属形成可重复且可靠的接触提供了工艺裕度。假设片状结构的最小凸出量为3nm，从而形成3nm宽的凸出沟道–金属接触（图4g）。因此，二维GAA中的总接触宽度为10nm + 2×3nm = 16nm。对于这两种方案，我们假设最小栅长为10nm（其中栅金属层为8nm，侧壁上高介电常数材料的总厚度为2nm），内间隔层宽度为5nm。
因此，如图 4g 所示，硅（Si）和2D-GAA架构的最小CPP均估算为36nm。可以论证，在两种情况下，接触宽度 Lg、间隔层宽度以及由此决定的CPP均可等同地进一步缩放，这表明2D-GAA相较于Si-GAA并未带来CPP方面的优势。
基于GAA架构的2D CFET的PPA挑战
在确立了2D CFET的可行工艺流程后，我们将评估其电路级PPA，以验证其能否满足A2等频缩放目标。A2节点是2D CFETs能够实际投入应用的节点，该节点要求标准单元尺寸极其紧凑，但仍需保持与N2节点相同的环振荡器频率，且功耗密度仅需适度增加（每代约8%）以补偿面积的缩小。根据路线图（图 1），我们正在探索一种适用于A2节点的2D CFET，其多晶硅间距 (CPP) 为36nm，单元高度 (CH) 为42nm，对应的面积约为1500nm²。
我们研究了一个基准A2 CFET 设计以及三种DoE变体（表 2），这些变体实现了渐进式的架构改进。基准设计（DoE1）采用顶部和底部晶体管共用的RMG切口，这使得在42nm 单元高度内（受14nm 栅极切口限制），总沟道宽度被限制在7nm。DoE2为nFET和pFET引入了独立的RMG切口，这是一种前文讨论过的用于释放沟道面积的策略。这将栅极切口间距从14nm 缩小至8nm，使组合沟道宽度有效翻倍至13nm。DoE3采用了外墙分叉片(FS)结构——该技术已在用于先进硅纳米片工艺节点以获得有效宽度并减少寄生效应的技术，这将分叉片壁处的栅极延伸从9nm 缩减至5nm，从而将沟道宽度增至17nm。
最后，DoE4探索了理想化的侧面接触，允许更紧凑的CPP（30nm）；在等面积条件下，这使得单元高度可达50nm，并获得最大的有效宽度（25nm）。需要注意的是，如第 4 节所述，此类理想化的仅边缘接触（无任何薄片向源极/漏极区域突出）可能在工艺上不可行。 然而，对其进行评估对于理解25nm这一最大可实现有效宽度的极限情况至关重要。所有设计均在约1500nm²的单元中，以匹配的关断电流（IOFF）进行评估。如前所述，接触电阻（Rc）是二维器件的关键因素； 因此，我们针对一系列Rc值（从理想的0 Ω·μm到100 Ω·μm）对每种设计进行评估，以衡量接触限制对PPA的影响。该列表还包括Rc= 42Ω·μm，该值被认为是文献中基于二维器件的最新Rc值。
值得注意的是，单纯增大器件的沟道宽度，其驱动电流和沟道电容会大致同步增加。如果寄生电容也按比例增加，则Ieff/Ceff比将保持恒定，且设计点将沿同一等频等高线滑动。然而，我们的设计变体旨在随着宽度的增加降低总电容中寄生电容所占的比例，从而使每个后续的设计实验（DoE）都能实现更高的Ieff/Ceff比（即在Ieff/Ceff空间中“跃升”至一条更快的等频线）。
为了进行PPA分析，我们采用了一种从材料到电路的多尺度建模流程。首先，基于密度泛函理论(DFT)的从头算模拟为单层MoS2（nFET）和WSe2（pFET）提供了能带结构和电子-声子耦合。这些结果被输入到使用ATOMOS(58)进行的非平衡格林函数（NEGF）器件模拟中，以生成在声子限制输运条件下、栅长为10nm的器件的本征I–V和C–V曲线。随后，我们将BSIM-CMG紧凑模型拟合到这些本征器件特性上（不考虑任何接触电阻或其他外在效应）。接下来，针对每个设计构建详细的A2标准单元布局（INVD1），并使用Synopsys Raphael FX进行考虑布局影响的寄生参数提取。我们在网表层明确纳入指定的接触电阻Rc（作为源极/漏极连接处的小串联电阻），并将紧凑器件模型与提取的寄生参数相结合。最后，我们将每个配置好的器件放置在VDD = 0.7 V条件下、具有15级3路扇出（FO3）的环形振荡器中（无更高层次的后端工艺（BEOL）负载），以测量其有效开关电流（Ieff）和有效开关电容（Ceff），用于 PPA 基准测试。
图5c展示了在不同Rc条件下，所有四种设计的Ieff与Ceff测量关系曲线，两条坐标轴均以A2目标（Ieff= 1、Ceff= 1处的红色星号）为基准进行归一化。较高的Ieff意味着开关过程中消耗的电流更大（可提高速度潜力，但也会增加动态功耗），而较高的Ceff则意味着每次状态转换所需的电荷更多（会降低器件速度并增加每次开关的能耗）。从原点延伸出的对角灰色虚线表示等频等高线：沿每条线上的点具有相同的Ieff/Ceff比，因此振荡频率也相同。A2目标位于1.0×等高线上（图 5c 中的橙色虚线），这意味着其Ieff和Ceff值可实现所需的N2等效速度。位于目标线上方和左侧（朝向绿色阴影“理想缩放”区域）的点，无需额外功耗即可达到相同或更高的速度；而位于下方或右侧的点，其Ieff/Ceff比值较低，除非改变供电电压或其他因素，否则无法达到目标频率。
图5c中的设计结果揭示了一个清晰的趋势。基准CFET（DoE1，Wch=7nm）仅达到0.3–0.4×目标Ieff和0.7×目标Ceff，这表明相对于A2，其频率存在显著（> 50%）的缺口。对于 DoE2（Wch= 13nm），独立栅极将有效宽度缩减至约一半，导致Ieff急剧增加（现为 ∼0.7–0.8×），而Ceff仅略有增加（∼0.8×）。这使得DoE2点更接近A2等频线，使其频率在Rc条件下提升至目标值的~70–80%=42 Ω·μm。DoE3（FS，Wch≈ 17nm）进一步提高了Ieff（在Rc= 42Ω·μm时达到∼0.8–0.9×），此时Ceff约为1.0–1.1×。DoE3的净Ieff/Ceff比值足够高，因此在接触性能极佳（Rc≤10 Ω·μm）的情况下，其性能基本达到了A2速度要求。DoE4（FS + 侧面接触，Wch=25nm）提供了最高的固有驱动能力（在Rc=42 Ω·μm 时Ieff约为1.0×），将该设计的性能点推近了A2目标。在理想接触条件下（Rc=0），DoE4达到了目标频率（其符号位于1.0×线上）。当Rc=42Ω·μm时，DoE4达到目标速度的约90%，未能完全达到目标性能。
为了理解电容的作用，我们考察了图 5d 中各设计的电容分解情况。每组柱状图分别显示了本征沟道电容（绿色）、金属栅极寄生电容（青绿色）、栅极过孔+输入引脚寄生电容（蓝色）及其总和（橙色）的绝对值（单位为fF）。 随着Wch从7nm增加到25nm，测得的总电容（橙色柱状图）大约翻了一番，从基准设计的0.05fF增至DoE4设计的0.09fF。关键在于，这一增长几乎完全由寄生电容（蓝色和青色柱状图）驱动；通道电容随宽度成比例增长，但在所有设计中始终小于寄生电容的贡献；然而，在最宽的变体（DoE4）中，由于寄生电容随宽度的变化幅度很小，其相对占比有所增加。
图5e量化了电容效率的提升，其中我们将各分量除以其通道电容（Cchannel）进行归一化。图中的总电容（橙色）柱状图表示电容开销因子——即总电容相对于通道自身电容大多少倍。 对于基准设计（Wch=7nm），总电容约为通道电容的六倍，表明寄生电容负担较重。随着设计实验（DoE）的推进，该开销因子逐渐降低：在 DoE2 中总电容约为Cchannel的4倍，在DoE3中约为3倍，而在DoE4中约为2–2.5倍。简而言之，在各设计方案中，寄生电容与通道电容之比呈单调递减趋势，这证实了我们的架构调整使得宽度每增加1纳米都能带来更大的效益。这与图5c中设计点的上移直接相关：单位宽度内的寄生负担越低，意味着新增宽度中有更高比例用于提升Ieff，而不会成比例地拉高Ceff，从而改善了整体的Ieff/Ceff平衡。
尽管如此，这些架构优化的效益仍是渐进式的。虽然净Ieff/Ceff比值随每个实验设计（DoE）而提高，但基准差距足够大，以至于即使是我们最先进的变体（DoE4），也只能在极低的Rc条件下达到A2目标速度，且几乎没有裕度。在现实的Rc=42Ω·μm条件下，差距依然存在。 这些结果表明，单层二维CFET在A2级面临的主要障碍在于寄生电容和接触电阻，而非二维通道的任何根本性限制。换言之，二维晶体管本身具有强大的固有性能，但紧凑的CFET布局及相关寄生电容在总开关负载中占据越来越大的比重，而未掺杂的接触点导致Rc值过高，从而限制了电流。
结论与展望
由于其原子级薄的沟道以及实现极紧凑CFET设计的潜力，二维半导体对A2逻辑节点具有明显的吸引力。基于这一视角，我们探讨了单层二维CFET的集成可行性，以及其在满足严苛A2 PPA目标条件下的电路级性能极限。我们的分析表明，基于GAA的CFET架构在A2节点之后将面临根本性的缩放极限，且这些极限并非特定于任何一种沟道材料，而是普遍适用于超薄沟道器件。特别是，一旦栅长和间隔层尺寸接近其实际最小值，接触形成和沟道释放的限制将对带接触多晶硅间距设定一个类似的下限，从而导致更薄沟道的静电优势无法再转化为布局的持续缩放。
尽管从理论上讲，二维场效应晶体管（2D FET）可在A2节点的36nm接合多晶硅间距下集成到GAA CFET架构中，但若干实际限制削弱了其优势。最突出的问题是接触电阻（Rc）过高，这是由于在缺乏重掺杂的情况下，难以在超薄二维沟道上形成低电阻欧姆接触所致。我们还发现，紧凑的A2布局引入了显著的寄生电容（源自栅极和局部布线结构），与本征沟道电容不同，这些寄生电容不会随着器件宽度的减小而缩小。这些因素共同导致了显著的性能损失：我们分析中的基准2D GAA CFET设计比A2目标频率低50%以上，这说明了当前技术差距之大。
我们通过探索架构优化方案（DoE1–DoE4）来恢复沟道宽度并提高电容效率，从而弥补了这一差距的一部分。结果表明，每次连续的改进都能提高Ieff/Ceff并缩小性能差距。然而，即使在激进的设计假设和最大有效片宽条件下，由于固定的寄生电容开销，除非假设接触电阻极低，否则没有任何一种设计能达到A2频率目标。
这些发现表明，2D CFET仅凭简单地嵌入到针对硅优化的GAA架构中，无法自然地充分发挥其全部潜力。这并非源于2D通道的根本缺陷，而是由于传统CFET设计与超薄2D材料的独特特性之间存在不匹配。为了弥合这一差距，需要在多个方面进行协同优化。首先，必须大幅降低接触电阻，在二维接触工程方面持续投入——例如改进金属-二维界面或采用替代性接触方案——对于释放更高的驱动电流并缓解 Rc 瓶颈至关重要。其次，未来的二维CFET设计必须降低寄生电容，以满足A2性能目标。
最后，为了充分发挥二维材料的潜力，逻辑路线图必须摆脱对经典GAA CFET概念的严格依赖，探索新的、针对二维材料的CFET架构，从而放松硅GAA CFET结构固有的某些限制。有前景的方向包括平面-垂直混合CFET方案，该方案以牺牲完全栅极封闭为代价来降低寄生电容。这些共享栅极或非对称栅极配置降低了架构开销，并支持通过设计有意将静电控制与接触形成解耦。虽然目前尚未出现任何单一架构能成为GAA的明确继任者，但信息很明确：未来的突破将来自对晶体管架构本身的重新思考，而非对硅时代模板的进一步优化。如果能够实现这种协同优化，2D CFET仍将是将摩尔定律延伸至A2及后A2时代的一个可信——且可能不可或缺——的选择。在那个时代，能效和集成密度，而非蛮力的静电控制，将决定逻辑技术的成败。
