三星发布CUBE战略：HBM5性能瞄准HBM4E的2倍，zHBM直指8倍、热阻降75%至90%，zNAND-O密度达DRAM十倍。核心是以3D堆叠把存算距离从毫米压到微米、以2nm逻辑工艺重构基底裸片，凭IDM全链优势对冲SK海力士与台积电联盟，存储竞争正转向系统级架构战。

核心观点

1、架构之变：传统HBM的2.5D封装——GPU与内存并排立于硅中介层——已同时撞上面积、功耗、散热三堵墙；zHBM把DRAM直接堆到AI加速器头顶，本质是把存算距离从毫米级压到微米级，对冯·诺依曼架构做一次硬件级修补。

2、热学之辩：三星宣称zHBM热阻可降75%至90%，看似违背“堆得越厚越难散热”的直觉，其逻辑链是距离缩短、单位比特搬运能耗下降、发热随之减少；SK海力士的iHBM则在2.5D框架内嵌入散热元件打“补丁”，两条路线的分歧在于修补架构还是更换架构。

3、工艺之利：HBM5基底裸片将采用2nm代工工艺，三星是现有HBM厂商中唯一能自主生产逻辑晶粒的一家；SK海力士绑定台积电12nm并评估3nm与英特尔代工，联盟模式的产能排期是最大变数。

4、格局之数：三星DRAM、NAND整体份额已重回全球第一，但HBM份额仅21%，落后于SK海力士的58%；zHBM是一场提前约三年发令的卡位战，近两年的胜负仍取决于HBM4E的认证与产能。

5、时间之问：zNAND-O样品2028年、HBM5约2028年量产、zHBM定于2029年前后，路线图激进但均无正式量产承诺；三星自己也承认，下一阶段竞争是内存、逻辑、键合封装、热管理与系统架构的一体化比拼。

2.5D的天花板：三堵墙同时压向中介层

自2015年AMD Fiji显卡首次搭载HBM1以来，高带宽内存走的始终是2.5D路线：GPU居中、4到16颗HBM环绕，共同立在硅中介层上，靠微凸块与硅通孔（TSV）连通。这套“众星捧月”的布局撑起了过去十年AI算力的扩张，也埋下三处结构性隐患。

第一堵墙是面积。HBM数量随模型容量一路加码，中介层与封装尺寸同步膨胀，PCB面积成为刚性约束；三星存储器业务部产品企划团队长崔长锡在SEMICON Taiwan 2026存储器高管峰会上直言，垂直堆叠的意义之一就是摆脱PCB电路板面积约束。第二堵墙是功耗。信号需从计算芯片横向传至HBM，距离虽短，但在TB/s级带宽下，走线功耗与延迟依然可观，三星路线图所引述的测算显示，规划中的HBM5单颗功耗约达100瓦。第三堵墙是散热。所有热量只能向下经基板导出，SK海力士披露的数据显示，带宽每两代接近翻倍，现有工艺与封装承受的热负荷升至原来的2.2倍，堆叠层数超过20层后，热阻将成为硬性约束。

带宽数字本身也在逼近物理极限。SK海力士口径下，HBM2E单堆栈带宽460GB/s，HBM3为717GB/s，HBM3E达1024GB/s，HBM4搭载2048个I/O、翻倍至约2TB/s；三星则凭借1c DRAM与4nm逻辑基底，把自家HBM4做到单栈超3TB/s，HBM4E推进至约4TB/s区间，规划中的HBM5带宽再翻一倍至约6TB/s、容量突破60GB。三星在Hot Chips 2026上并不讳言，继续抬升带宽的瓶颈恰在TSV的数量与间距、以及基底裸片PHY的I/O数量与速率——墙，是领先者自己先撞上的。

【图表：HBM单堆栈带宽演进与zHBM目标】

HBM单堆栈带宽十年间从0.46TB/s爬升至约6TB/s，但每一级抬升都依赖I/O数量与堆叠层数的“堆料”，功耗与热负荷同步恶化；zHBM以16~32TB/s的目标区间（图示取下限16TB/s）实现数量级跳变，它不是“更快的HBM”，而是换了赛道的存储架构。

zHBM：把存算距离从毫米级压到微米级

zHBM是三星整套路线图的核心，产品名中的“z”即Z轴，由三星CTO宋载赫定义，象征沿垂直方向堆叠。它与传统HBM的根本区别在于：不再与处理器并排摆放，而是把内存直接垂直堆叠在AI加速器上方，依托混合铜键合（HCB）与多晶圆键合工艺，把处理器与内存之间的数据传输路径压到最短。

这条路线并非一步到位。三星在Hot Chips 2026上给出三阶段演进：第一阶段做定制HBM（cHBM），把内存控制器从xPU下沉到基底裸片，释放计算芯片的硅片面积；第二阶段做先进HBM（aHBM），为基底裸片增加内存扩展与注意力计算能力；第三阶段才是zHBM，实现真正的三维集成。三星在Hot Chips披露的口径是DRAM功耗降低70%、带宽较HBM4E提升2.3倍；到CUBE战略发布时，目标进一步上调为性能达HBM4E的8倍、每瓦性能3倍、热阻降低75%至90%。另有测算显示，zHBM单堆叠带宽可达16~32TB/s，内存密度较HBM5提升10倍以上。中间层还支持集成客户定制IP，为不同AI芯片厂商留出差异化空间。

【图表：三星HBM5与zHBM相对HBM4E的性能目标对比】

同为相对HBM4E的下一代目标，HBM5是渐进改良（性能2倍、每瓦性能提升20%、热阻降20%），zHBM则是数量级跃迁（性能8倍、每瓦性能3倍、热阻降75%~90%）。按业界换算，zHBM性能约为HBM5的四倍，概念上领先两代。

需要泼冷水的是时间表与落地形态。三星将zHBM量产预期设定在2029年前后，目前尚未给出明确的量产时间表；受芯片上方物理面积限制，10倍密度未必完全转化为10倍容量，行业未来更可能采用“加速器上方堆叠zHBM、侧边搭配传统HBM”的混合架构，以大幅扩充KV缓存可用空间。换言之，zHBM在可见周期内是增量的第三层，而非对2.5D封装的立即替代。

热与能的悖论：摞起来的内存为什么反而更凉

散热历来是3D堆叠的“阿喀琉斯之踵”，Intel Lakefield等早期3D IC尝试皆因此受挫。垂直堆叠反而散热更好，听上去违反直觉，三星给出的解释是一条能量链：传输距离缩短，移动单个比特所需的能量下降，发热随之减少——崔长锡将其总结为“3D技术的最终目标，是降低移动单个比特数据所需的能量”。

工艺侧的佐证来自混合键合。SK海力士数据显示，相较传统MR-MUF工艺，混合键合在相同堆叠高度下让核心裸片厚度增加24%、TSV间距缩至18微米以下，堆叠层数增加的同时热阻反降35%，为20层以上堆叠铺平道路。原因在于混合键合在室温下完成芯片贴合、再经200摄氏度以上退火，直接实现铜-铜与氧化物-氧化物连接，省去了导热率较低的凸点与底部填充材料。

在散热补丁层面，两大巨头已分头出招。三星的方案是HPB（热通路块）：在D2D PHY发热区嵌入铜散热块、将DRAM贴近处理器摆放，峰值温度可降超35%、覆盖50%的PHY区域，该技术已完成HBM4E平台验证，计划从HBM5开始全面商用。SK海力士则在5月26日发布iHBM：把导热且绝缘的集成冷却元件（ICE）直接嵌入HBM封装内部热点最集中的D2D PHY区域，构建专属散热通道，热阻降低30%以上，基于成熟的MR-MUF工艺量产，将应用于HBM5等下一代产品。业内消息称，两家均已为HBM5导入散热组件开展测试，而混合键合的规模化落地大概率推迟到HBM5或更后世代。

两条路线的分歧值得玩味：HPB与iHBM都是在2.5D框架内“哪里热补哪里”的工程优化，zHBM则试图从架构层面釜底抽薪。真正的考验在于，把存储压在发热大户GPU正上方之后，计算裸片的热量如何穿透整层DRAM排出——这是三星必须在2029年之前用样片回答的问题。

2nm基底裸片：一张只有三星能打的牌

HBM4之后，决定产品上限的部件正从DRAM裸片转向基底裸片。自HBM4起，基底芯片已从内存工艺切换为先进逻辑代工工艺，成为管控内存与GPU、CPU之间高速通信的核心部件；三星晶圆代工技术开发室执行副总裁具滋钦表示，HBM5运行速度需比HBM4E提升50%以上，为此将搭配2nm GAA工艺与密度更高的TSV。用逻辑工艺做存储控制，收益是PHY面积缩小、能效提升、2048位I/O得以承载，富余面积还给近存计算留出空间——基底裸片正从被动的数据通道，变成主动的“算力搭档”。

但这也意味着，HBM不再是存储厂可以闭环完成的产品，逻辑代工产能、IP设计能力、跨工艺协同仿真全部变成量产约束。此时三星的IDM身份成为独门武器：内存业务生产核心存储裸片，晶圆代工部门制造基底逻辑芯片，测试与系统封装部门完成成品组装，多业务线从设计阶段协同推进——三星首款HBM4基底裸片的开发周期仅约三个月。三星强调自己是全球唯一同时具备存储器、晶圆代工与先进封装能力的整合元件制造商，可提供一站式Turnkey服务；在现有HBM厂商中，三星也是唯一能自主生产逻辑晶粒的一家。

反观SK海力士，其HBM4基底裸片采用台积电12nm逻辑工艺，双方结成“One Team”联盟；面向HBM4E，SK海力士正评估台积电3nm，并考虑引入英特尔代工形成双源供应。联盟模式保住了量产稳定性，却受制于人：台积电3nm产线已被移动客户满载预订，业内普遍认为SK海力士很难在2026年第四季度拿到产能，跟不上三星的量产节奏。生态位也在向三星倾斜——Anthropic在新一轮融资中将三星、美光、SK海力士并列为核心技术合作伙伴，三家之中唯有三星被特别提及具备逻辑芯片研发制造能力。

市场格局则解释了三星为何急于掀桌。Counterpoint数据显示，2026年第一季度按营收计，SK海力士占据全球HBM市场58%的份额，三星与美光各为21%；SK海力士已拿下英伟达Vera Rubin平台HBM4约70%的供应订单。与之对照，三星今年二季度DRAM与NAND营收市占率分别为39%与29.3%，双双重回全球第一——总体盘面第一、HBM细分落后的错位，正是CUBE战略要解的题。

【图表：2026年第一季度全球HBM市场份额（按营收）】

HBM价格是普通DRAM的3至5倍，HBM占DRAM市场营收的比重已从约8%升至超20%；TrendForce预计2026年HBM市场规模达550亿美元，Gartner口径更为激进，预计2026年达792亿美元、同比增长超130%、2028年达1528亿美元，两家机构预测存在差距，但方向一致。对三星而言，21%的HBM份额与其DRAM霸主地位严重不匹配，拿下下一代HBM的定义权，等于守住存储业最肥的一块利润。

zNAND-O：为万亿参数模型另建一座仓库

zNAND-O瞄准的是比带宽更刚性的约束：容量。大模型参数从千亿迈向万亿，推理侧KV缓存快速膨胀，单纯依赖HBM的容量爬坡已经滞后。三星为zNAND-O设定的目标是比特密度达DRAM的10倍、读取带宽与能效分别提升至传统NAND的7倍，计划2028年开始供应样品。技术上它以TSV打通多层V-NAND的垂直堆叠，提供4层与8层两种版本，访问延迟低于3微秒、基础带宽200~400GB/s、多层堆叠后可突破1TB/s，随机读写延迟较传统方案降低35%以上。

与SK海力士的HBF概念相比，两者技术本质相近（均为TSV堆叠的NAND），定位却刻意错开：三星澄清，HBF的设计初衷是填补服务器端AI加速器旁侧的内存分层空缺，zNAND-O则定位面向端侧设备存储大型模型。SK海力士的仿真显示，HBM+HBF混合架构每瓦性能较纯HBM方案提升2.69倍——大容量存储分层已是行业共识，分歧只在谁先定义品类。

同一张路线图上还有400层以上的V10 BV-NAND：采用晶圆键合与三层堆叠技术，存储密度较上一代V9提升约58%，写入速度提升45%、I/O接口速度提升33%。从zHBM、zNAND-O到V10，三星的“Z轴”叙事高度统一——在有限面积内，向垂直方向同时要容量、带宽与能效。

结语：距离就是功耗，功耗就是成本

三星的时间表排得很有层次：zNAND-O样品2028年，HBM5规划12层、16层、20层三种堆叠规格、预计2028年前后量产，zHBM定于2029年前后——国内亦有报道称zHBM有望提前至2028年量产，与三星官方预期存在出入。更值得警惕的是，zHBM并非三星独舞：SK海力士同样把“HBM与AI加速器3D集成”列为长期终极目标，英伟达也已与SK海力士联合开发基于混合键合的3D堆叠方案。谁先把存储“长”到处理器上，谁就拿到下一代AI系统的内存定义权。

对产业的含义可以概括为三句话。其一，存储竞争的计分牌正在更换：从层数与速率的参数竞赛，转向内存、逻辑芯片、键合封装、热管理与系统架构的一体化综合比拼。其二，2.5D不会立即退场——HBM4E、HBM5仍是未来三年的营收主力，三星计划2026年HBM出货量较去年提升逾三倍、HBM4占比超50%，认证与产能的近身肉搏决定当下份额。其三，垂直堆叠把“内存墙”变成一道可以变薄的墙：存算距离缩短一个数量级，搬运每一个比特的能量就下降一截，而能量，正是AI算力经济学里最硬的通货。