随着传统制程微缩难度不断上升，三星电子与SK海力士计划在2028年前后将DRAM工艺推进至10纳米以下，但两家公司选择了不同的存储单元结构。

据韩国媒体援引业内消息人士报道，三星和SK海力士预计将在2027年开始量产1d DRAM，并于2028年启动0a DRAM的有限初期生产。在DRAM命名体系中，1d代表第七代10纳米级DRAM，0a则是首代10纳米以下DRAM。目前大规模生产的最新一代产品为1c。

这一时间表较两家公司2025年制定的路线有所推迟。当时，业内预期三星和SK海力士将在2026年量产1d，并于2027年下半年推出0a。此次延期不仅与技术准备程度有关，也受到制造经济性的影响。

在DRAM价格保持强势的情况下，厂商仅为降低制造成本而加快迁移至新节点的动力有所减弱。改造现有生产线需要重新配置设备，并投入时间稳定良率，短期内还可能造成产量下降。在内存供应偏紧的背景下，继续运行成熟工艺、维持稳定良率，有助于厂商同时保障产能与利润。

从技术路线看，三星预计将从0a节点开始引入垂直沟道晶体管（VCT）结构；SK海力士则在开发垂直栅极（VG）结构，目前仍在评估是于0a节点采用，还是推迟到下一代0b。

三星已经在这一架构转型上取得进展。据了解，该公司已在10纳米以下工艺上制备出采用4F²单元架构和VCT结构的可运行芯片，目标是在2028年实现量产。

传统DRAM单元采用6F²布局，每个单元占据3F×2F的面积。三星的4F²方案可将单元缩小至2F×2F，理论上能够在相同芯片面积内增加约30%至50%的存储单元。更高的密度意味着单片晶圆可以产出更多比特，从而在光刻微缩日益困难的情况下改善每比特成本。

单元架构变化也将带动光刻工艺调整。三星和SK海力士预计从0a DRAM开始引入ASML的高数值孔径（High-NA）EUV光刻技术，但初期只会将其用于对精细图形要求最高的少数层。

业内预计，两家公司最初仅在一层或两层使用High-NA设备，以在分辨率提升、设备成本和初期量产良率之间取得平衡。

成本是限制High-NA大规模应用的重要因素。High-NA设备单台价格约为4亿美元，大约是现有EUV设备的两倍。