近日，英特尔高层罕见公开表示，未来芯片制造流程将不再以"光罩技术"为中心，而是由晶体管架构的根本性变革主导，这一言论为ASML新一代High-NA EUV光刻机的广泛应用前景蒙上阴影。

根据投资研究平台Tegus分享的高层访谈内容，该英特尔主管强调，随着GAAFET（环绕闸极）与CFET（互补式FET）等新一代晶体管架构逐渐成熟，芯片制程的关键控制点将从分辨率极限的光罩工序，转向精密的蚀刻（Etching）与材料沉积（Deposition）技术，这将减少对新一代High-NA EUV设备的依赖。

High-NA EUV曾被视为先进制程的关键设备。据报道，英特尔已获得ASML五台High-NA EUV的产能，计划应用于其18A与14A制程，其中两台已在今年开始投产。考虑到ASML每年High-NA EUV的产能仅为五到六台，英特尔几乎垄断了初期产量，显示其重返半导体领先地位的决心。

然而，在"Intel Foundry Direct 2025"大会上，英特尔表示尚未完全承诺将High-NA EUV用于量产，并保留以传统Low-NA EUV为基础的备用制程流程以降低风险。有报道指出，ASML已向英特尔、台积电和三星交付共5台高NA设备，但要到2025下半年才能交货。

台积电方面，已获得一台High-NA EUV设备并享受价格折扣。不过，台积电资深副总经理暨副共同营运长张晓强近期在介绍即将推出的A14制程时坦言，该节点"不一定"会采用ASML最新一代High-NA EUV光刻机。他不仅指出High-NA EUV价格昂贵会增加成本，还表示不使用该设备也能维持类似的复杂度。

韩国厂商则走向不同路径。据报道，三星电子和SK海力士计划推进3D DRAM技术，这种技术通过垂直堆叠方式提升晶体管密度，可使用ArF微影技术，无需依赖EUV设备。

最新的High-NA EUV设备价格约为3.78亿美元，而ASML现有的EUV设备售价约为2亿欧元。High-NA微影工具预计能将芯片设计缩小至三分之一，提高密度与性能，但业者需要审慎评估其高昂成本是否值得投入。

随着芯片尺寸缩小所需的技术与资本成本急剧上升，High-NA EUV的经济效益受到质疑。当制程微缩逐渐接近物理极限，半导体技术的未来突破可能转向更具经济效率的创新路径，而不仅仅依赖于昂贵的光刻设备。