据报道，英特尔一项于 2026 年 7 月 2 日公开的专利申请，披露了该公司正在规划一种新的高带宽存储器（HBM）架构，旨在缓解当前基于中介层（interposer）的 HBM 在封装和成本方面的瓶颈。

该专利申请最早提交于 2024 年 12 月 26 日，描述了英特尔所谓的跨批次存储器（XBM）。这是一种“采用后端晶体管的超高带宽存储器”，其设计目标是在保持 HBM4 封装占用面积的同时，用后段制程（BEOL）晶体管和串行 UCIe（Universal Chiplet Interconnect Express，通用芯粒互连）链路，取代传统 DRAM 及其超宽接口。

英特尔提出的设计是一种存储器堆栈，试图通过取消昂贵的硅中介层、缩小封装尺寸，并内建缺陷修复机制，来解决传统 HBM 高昂的组装成本问题。

根据专利文件，该方案由多层存储裸片组成。每颗存储裸片都包含在后段制程中制造的一晶体管一电容（1T1C）DRAM，并通过硅通孔（TSV）“通道”以及双面高带宽互连（HBI）连接在一起。英特尔描述的每颗裸片容量约为 1.5GB，包含 768 个“数据块”，以 32×24 的网格排列，并被划分为 8 个通道，每个通道包含 8 个子通道。这些裸片可堆叠至 8 层，并可扩展至 16 层。随后，数据通过运行速率为 32GT/s 的 UCIe I/O 组合链路离开堆栈，并经由基底裸片输出。

标准 HBM 的工作方式是将多层 DRAM 裸片垂直堆叠在一颗基底逻辑裸片之上，通过 TSV 将它们连接起来，并通过硅中介层与处理器通信，使用极宽的并行接口，通常每个堆栈约 1024 位。正是这种超宽接口让 HBM 能够提供高带宽，但也使封装成本高昂且难以扩展，因为每一条连线都必须通过位于存储器和计算裸片之间的中介层进行布线。

随着 AI 加速器对存储器供给能力的需求超过存储技术本身的演进速度，“存储墙”已成为限制性能的重要瓶颈，也因此几乎所有大型芯片厂商都在围绕接口和堆栈结构展开攻关，而不只是优化逻辑芯片本身。

XBM 的第一项重大变化在于结构。传统 DRAM 单元构建在前段制程（FEOL）中，也就是通常制造晶体管的基底硅层。XBM 则将 1T1C 存储单元移至后段制程，也就是位于晶体管层之上的金属互连和通孔堆栈中，并使用薄膜晶体管。将存储器构建在 BEOL 中，使英特尔能够把裸片划分为许多小型、可独立寻址的存储块。这也与英特尔此前探索将存储器直接置于逻辑芯片之上的后端晶体管技术方向一致。

第二项变化在于接口。XBM 不再采用 HBM 的超宽并行 PHY，而是将数据序列化到速率为 32GT/s 的 UCIe 组合链路上，由基底裸片负责串并转换，并将所有 I/O 路由至计算裸片。转向标准芯粒互连，是该设计具备“原生芯粒化”特征的关键。英特尔认为，与受中介层绑定的 HBM 堆栈相比，这种方案封装更简单、成本也更低。

不过，这一设计也存在取舍。32GT/s 已经是当前 UCIe 规范的最高数据速率，因此该接口从一开始就已经运行在规范上限，并没有明显的进一步提升空间。

英特尔还强调了可修复性。基底裸片配备专用备用通道、内建自修复（BISR）机制、解码与调试逻辑，以及 4 个子通道的冗余存储阵列。这些冗余阵列可作为备用资源，用于修复上层存储裸片中的缺陷。该装配后修复方案旨在为高堆栈结构挽回良率。

不过，作为一项专利申请，英特尔这一 HBM 架构仍存在不确定性。该专利早在 18 个月前就已提交，目前尚无对应产品或路线图，因此更多反映的是潜在技术意图，而不是即将出货的产品。