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中国科学院微电子所在高性能时钟芯片领域取得新进展
16 小时前
随着5.5G/6G无线通信技术迭代及下一代SerDes接口向更高传输速率突破，毫米波本振时钟的抖动性能面临更严苛要求。亚采样锁相环凭借高鉴相增益优势，成为低抖动时钟芯片的主流技术。但传统亚采样鉴相器存在电荷共享效应，恶化环路相位裕度，增加主从采样电容比值导致隔离缓冲器功耗上升。同时，抑制二进制频移键控效应需引入额外dummy采样路径，进一步增加功耗。此外，毫米波频段电容与变容管品质因数低，造成振荡器相位噪声恶化，影响锁相环整体抖动性能。针对这些问题，微电子所团队提出双边沿乒乓亚采样锁相环架构，利用参考时钟上升沿与下降沿实现参考频率等效倍频，解决环路带宽、带内相位噪声与参考杂散间的设计折衷难题。团队还提出高功率与面积效率的注入锁定缓冲器方案，降低锁相环带外相位噪声。基于上述技术，团队采用65nm CMOS工艺设计实现K波段锁相环时钟芯片，输出频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，抖动-功耗优值(FoM)达−254 dB以下。南方科技大学刘小龙课题组则提出基于磁隔离的亚采样锁相环架构，通过变压器实现差模与共模信号的电磁隔离，抑制高参考杂散，并设计快速锁定控制器缩短锁定时间，提升锁定鲁棒性。此外，还有研究提出基于极性可逆亚采样鉴相器的单级锁相环架构，采用28nm CMOS工艺流片验证，覆盖23.2-27GHz频段，核心面积仅0.098mm²，输出抖动低至57.9fs，小数杂散低于−55.2dBc。
