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CSL实验室硕士生在国际自然语言处理顶会ACL发表芯片设计语言安全漏洞检测研究成果
6 小时前
近日，杭州电子科技大学芯片与安全实验室（CSL）硕士生龙翔在导师夏莹杰教授的指导下，与中南大学、华中科技大学等科研团队合作，完成了名为"VerilogLAVD: LLM-Aided Pattern Generation for Verilog CWE Detection"的研究成果。该成果已被第64届计算语言学协会年会（ACL"26，CCF-A类会议）主会录用。研究针对Verilog代码中的安全漏洞检测问题，提出了基于大语言模型（LLM）辅助的图遍历规则生成方法，通过构建Verilog属性图（VeriPG）并结合语法和语义信息，有效提升了漏洞检测的一致性和准确性。实验结果表明，该方法在检测多种常见安全漏洞类型时，相比现有基线模型，F1分数有显著提升。
